Allgemeine Domino-Logik-Implementierung, wobei das Pull-Down-Netzwerk ein Netzwerk von NMOS-Transistoren symbolisiert. [ 1 ]

Die Domino-Logik ist eine CMOS -basierte Weiterentwicklung dynamischer Logiktechniken . Sie besteht aus einem dynamischen Logikgatter, das in einen statischen CMOS-Inverter kaskadiert ist . [ 2 ] Der Begriff leitet sich davon ab, dass in der Domino-Logik jede Stufe die nächste zur Auswertung auslöst, ähnlich wie beim Umfallen von Dominosteinen . Die Domino-Logik unterscheidet sich von anderen Lösungen für das Kaskadenproblem, bei denen die Kaskadierung durch Taktgeber oder andere Mechanismen unterbrochen wird.

Die Domino-Logik wurde entwickelt, um Schaltungen zu beschleunigen und das Problem der vorzeitigen Kaskadierung zu lösen. Dies geschieht typischerweise durch das Einfügen statischer CMOS-Inverter zwischen den Domino-Stufen, um eine vorzeitige Entladung weiterer kaskadierter dynamischer Logikgatter zu verhindern. [ 3 ] Die Domino-Logik ermöglicht einen Spannungsbereich von 0 bis 1000, wobei der Ausgang zwischen der Versorgungsspannung und Masse umschalten kann.

Dynamische Logik

Dynamische Logik unterscheidet sich von statischer Logik durch die Verwendung eines Taktsignals zur Beschleunigung der Ausführung. Bei dynamischen CMOS-Logikgattern wird der Gatterausgang bei ausgeschaltetem Takt auf die Versorgungsspannung vorgeladen (Vorladephase) und anschließend bei eingeschaltetem Takt durch Anlegen eines Drain-Signals an die entsprechenden NMOS-Transistoren im Pull-Down-Netzwerk in den korrekten Logikzustand versetzt (Auswertungsphase). [ 2 ]

Bei der Kaskadierung dynamischer Logikgatter tritt jedoch ein Problem auf: Der Vorladezustand „1“ des ersten Gatters kann dazu führen, dass sich das zweite Gatter vorzeitig entlädt, bevor das erste Gatter seinen korrekten Zustand erreicht hat. Dadurch wird die Vorladung des zweiten Gatters verbraucht, die erst im nächsten Taktzyklus wiederhergestellt werden kann, sodass dieser Fehler nicht behoben werden kann. [ 4 ]

Domino-Logikoperation

Um dynamische Logikgatter zu kaskadieren, bietet sich die Domino-Logik an, bei der zwischen den Stufen ein statischer Inverter eingefügt wird. In einer mehrstufigen Domino-Logik-Kaskade löst die Auswertung jeder Stufe die Auswertung der nächsten Stufe aus, ähnlich wie umfallende Dominosteine. Nach der Auswertung können die Knotenzustände erst wieder auf „1“ zurückkehren, wenn die nächste Vorladephase beginnt. [ 3 ]

Obwohl der Einsatz eines Inverters dem Prinzip der dynamischen Logik zunächst zuwiderlaufen mag, da der Inverter einen pFET verwendet (eines der Hauptziele der dynamischen Logik ist es, pFETs aufgrund der Geschwindigkeit möglichst zu vermeiden), gibt es zwei Gründe für seine Wirksamkeit. Erstens gibt es keine Aufteilung auf mehrere pFETs; das dynamische Gatter ist mit genau einem Inverter verbunden, wodurch die Schaltgeschwindigkeit erhalten bleibt. Da der Inverter in dynamischen Logikgattern zudem nur mit nFETs verbunden ist, ist auch er sehr schnell. Zweitens kann der pFET in einem Inverter kleiner dimensioniert werden als in manchen anderen Logikgattern. [ 5 ]

Modifikationen der Domino-Logik

Ladungsverteilung kann die Signalintegrität von Domino-Logik beeinträchtigen. Während der Auswertungsphase können eingeschaltete NMOS-Transistoren in der Nähe des Ausgangs unerwünschte Entladungen am Ausgangsknoten verursachen. Um dies zu beheben, kann ein Haltetransistor eingesetzt werden. Dieser Haltetransistor ist ein PMOS-Transistor, dessen Gate mit dem Ausgang des Inverters, dessen Source mit der Versorgungsspannung und dessen Drain mit dem Eingang des Inverters verbunden ist. Der Haltetransistor verbindet den dynamischen Knoten somit mit der Versorgungsspannung, sobald dieser den Zustand „1“ annehmen soll. Dadurch kann der Ausgang trotz der Ladungsverteilung korrekt wiederhergestellt werden. [ 6 ]

Ein weiteres Problem der Dominologik ist ihre Nichtinvertierungseigenschaft; das heißt, sie kann nur Gatter implementieren, deren Ausgänge keine Invertierung aufweisen (wie AND- und OR-Gatter , im Gegensatz zu NAND- und NOR-Gattern ). Um diese Eigenschaft zu beheben, sind einige Varianten der Dominologik differenziell oder dual-rail, wobei invertierte und nicht-invertierte Eingänge zur Implementierung der logischen Funktion und ihrer Inversen verwendet werden. Diese Varianten beinhalten auch kreuzgekoppelte pFETs zur Rauschunterdrückung . [ 2 ]

Traditionelle Domino-Logikschaltungen sind „mit Fuß“ ausgestattet; das heißt, sie verfügen über einen vom Takt gesteuerten NMOS-Transistor, der mit der Masse verbunden ist. Einige Domino-Logikschaltungen sind jedoch „fußlos“: Ihnen fehlt dieser Transistor, was zu einer höheren Geschwindigkeit, aber auch zu einem höheren Stromverbrauch führt. [ 7 ]

Siehe auch

Referenzen

  1. ^ Sharma, Ankita; Rao, Divyanshu; Mohan, Ravi (Dezember 2016). „Entwurf und Implementierung einer Domino-Logikschaltung in CMOS“ (PDF) . Journal of Network Communications and Emerging Technologies . 6 (12): 14–17 .
  2. Srivastava , P.; Pua, A.; Welch, L. (1998). „Probleme beim Entwurf von Domino-Logikschaltungen“. Proceedings of the 8th Great Lakes Symposium on VLSI (Kat.-Nr. 98TB100222) . IEEE Comput. Soc. , S.  108–112 . doi : 10.1109 / GLSV.1998.665208 . ISBN 978-0-8186-8409-8. S2CID  45670900 .
  3. ^ a b Natarajan, Suriyaprakash; Gupta, Sandeep K.; Breuer, Melvin A. (2001). Proceedings International Test Conference 2001 (Kat.-Nr. 01CH37260) . Bd. 13. IEEE. S.  367–376 . doi : 10.1109/test.2001.966628 . ISBN 0-7803-7169-0Die
  4. ^ Knepper, RW "5. Dynamische Logikschaltungen" . SC571 VLSI-Designprinzipien . Boston University.
  5. ^ WO 2000/076068 , Abdel-Hafeez, S. & Ranjan, N., "Single Rail Domino Logic For Four-Phase Clocking Scheme", veröffentlicht 2000 
  6. ^ Garg, Sandeep; Gupta, Tarun Kumar (01.08.2018). „Energiesparende Domino-Logikschaltungen in Deep-Submicron-Technologie mit CMOS“ . Engineering Science and Technology . 21 (4): 625–638 . doi : 10.1016/j.jestch.2018.06.013 . ISSN 2215-0986 . 
  7. ^ Angeline, A. Anita; Bhaaskaran, VS Kanchana (2022-04-01). „Domino Logic Keeper Circuit Design Techniques: A Review“ . Journal of the Institution of Engineers (India): Series B. 103 ( 2): 669–679 . doi : 10.1007/s40031-021-00668-5 . ISSN 2250-2114 . S2CID 256342548 .  

Allgemeine Hinweise