Dies ist eine Liste von Prozessoren , die auf der ARM- Befehlssatzfamilie von ARM Ltd. und Drittanbietern basieren. Sie ist nach ARM-Befehlssatzversion, Release und Name sortiert. 2005 veröffentlichte ARM eine Übersicht der zahlreichen Hersteller, die ARM-Kerne in ihren Produkten implementieren. [ 1 ] Keil bietet ebenfalls eine etwas aktuellere Übersicht über Hersteller von ARM-basierten Prozessoren. [ 2 ] Darüber hinaus stellt ARM eine Tabelle [ 3 ] bereit , die einen Überblick über die ARM-Prozessorpalette mit Leistung und Funktionalität im Vergleich zu den Fähigkeiten der neueren ARM-Kernfamilien bietet.

Prozessoren

Entworfen von ARM

Produktfamilie ARM-Architektur Prozessor Besonderheit Cache (I/D), MMUTypische MIPS @ MHzReferenz
ARM1 ARMv1 ARM1 Erste Implementierung Keiner
ARM2 ARMv2 ARM2 ARMv2 fügte den MUL-Befehl (Multiplikation) hinzu. Keiner 0,33 DMIPS /MHz
ARM2aS ARMv2a ARM250 Integrierter MEMC (MMU), Grafik- und E/A-Prozessor. ARMv2a fügte die SWP- und SWPB-Befehle (Swap) hinzu. Keine, MEMC1a
ARM3 Erster integrierter Speichercache 4  KB einheitlich 0,50 DMIPS/MHz
ARM6 ARMv3 ARM60 ARMv3 unterstützte als erster Prozessor einen 32-Bit-Speicheradressraum (zuvor 26 Bit). ARMv3M führte als erster Prozessor Befehle für lange Multiplikationen ein (32 x 32 = 64). Keiner 10 MIPS bei 12 MHz
ARM600 Als ARM60, Cache- und Coprozessorbus (für die FPA10-Gleitkommaeinheit) 4 KB einheitlich 28 MIPS bei 33 MHz
ARM610 Wie bei ARM60, Cache, kein Coprozessorbus 4 KB einheitlich 17 MIPS bei 20 MHz, 0,65 DMIPS/MHz [ 4 ]
ARM7ARMv3 ARM700 Koprozessorbus (für die Gleitkommaeinheit FPA11) 8 KB einheitlich 40 MHz
ARM710 Wie bei ARM700, kein Coprozessorbus 8 KB einheitlich 40 MHz [ 5 ]
ARM710a Wie ARM710, wird auch als Kern von ARM7100 verwendet 8 KB einheitlich 40 MHz 0,68 DMIPS/MHz
ARM7TARMv4T ARM7TDMI (-S) 3-stufige Pipeline, Thumb, ARMv4 als erste, die die veraltete 26-Bit -Adressierung von ARM aufgibtKeiner 15 MIPS bei 16,8 MHz, 63 DMIPS bei 70 MHz
ARM710T Als ARM7TDMI, Cache 8 KB vereinheitlicht, MMU 36 MIPS bei 40 MHz
ARM720T Als ARM7TDMI, Cache 8 KB einheitlich, MMU mit FCSE (Fast Context Switch Extension) 60 MIPS bei 59,8 MHz
ARM740T Als ARM7TDMI, Cache MPU
ARM7EJARMv5TEJ ARM7EJ-S 5-stufige Pipeline, Thumb, Jazelle DBX, erweiterte DSP-Befehle Keiner
ARM8 ARMv4 ARM810 5-stufige Pipeline, statische Sprungvorhersage, doppelter Bandbreitenspeicher 8 KB vereinheitlicht, MMU 84 MIPS bei 72 MHz, 1,16 DMIPS/MHz [ 6 ] [ 7 ]
ARM9TARMv4T ARM9TDMI5-stufige Pipeline, Daumen Keiner
ARM920TAls ARM9TDMI, Cache 16 KB / 16 KB, MMU mit FCSE (Fast Context Switch Extension) 200 MIPS bei 180 MHz [ 8 ]
ARM922TAls ARM9TDMI, Caches 8 KB / 8 KB, MMU
ARM940TAls ARM9TDMI, Caches 4 KB / 4 KB, MPU
ARM9EARMv5TE ARM946E-SDaumen, erweiterte DSP-Befehle, Caches Variable, eng gekoppelte Speicher, MPU
ARM966E-SDaumen, erweiterte DSP-Anweisungen Kein Cache, TCMs
ARM968E-SAls ARM966E-S Kein Cache, TCMs
ARMv5TEJ ARM926EJ-SThumb, Jazelle DBX, erweiterte DSP-Befehle Variable, TCMs, MMU 220 MIPS bei 200 MHz
ARMv5TE ARM996HSTaktloser Prozessor, wie z. B. ARM966E-S Keine Caches, TCMs, MPU
ARM10E ARMv5TE ARM1020E 6-stufige Pipeline, Thumb, erweiterte DSP-Befehle, (VFP) 32 KB / 32 KB, MMU
ARM1022E Als ARM1020E 16 KB / 16 KB, MMU
ARMv5TEJ ARM1026EJ-S Thumb, Jazelle DBX, erweiterte DSP-Befehle, (VFP) Variable, MMU oder MPU
ARM11ARMv6 ARM1136J(F)-S 8-stufige Pipeline, SIMD , Thumb, Jazelle DBX, (VFP), erweiterte DSP-Befehle, nicht ausgerichteter SpeicherzugriffVariable, MMU 740 @ 532–665 MHz (i.MX31 SoC), 400–528 MHz [ 9 ]
ARMv6T2 ARM1156T2(F)-S 9-stufige Pipeline, SIMD , Thumb-2, (VFP), erweiterte DSP-Befehle Variable, MPU [ 10 ]
ARMv6Z ARM1176JZ(F)-S Als ARM1136EJ(F)-S Variable, MMU + TrustZone965 DMIPS bei 772 MHz [ 11 ]
ARMv6K ARM11MPCore Als ARM1136EJ(F)-S, 1–4 Kern SMP Variable, MMU
SecurCore ARMv6-M SC000 Als Cortex-M0 0,9 DMIPS/MHz
ARMv4T SC100 Als ARM7TDMI
ARMv7-M SC300 Als Cortex-M3 1,25 DMIPS/MHz
Cortex-MARMv6-M Cortex-M0Mikrocontroller-Profil, meist Thumb + einige Thumb-2, [ 12 ] Hardware-Multiplikationsbefehl (optional klein), optionaler Systemtimer, optionaler Bit-Banding-Speicher Optionaler Cache, kein TCM, keine MPU 0,84 DMIPS/MHz [ 13 ]
Cortex-M0+Mikrocontroller-Profil, meist Thumb + einige Thumb-2, [ 12 ] Hardware-Multiplikationsbefehl (optional klein), optionaler Systemtimer, optionaler Bit-Banding-Speicher Optionaler Cache, kein TCM, optionale MPU mit 8 Regionen 0,93 DMIPS/MHz [ 14 ]
Cortex-M1Mikrocontroller-Profil, meist Thumb + einige Thumb-2, [ 12 ] Hardware-Multiplikationsbefehl (optional klein), Betriebssystemoption fügt SVC / Banked Stack Pointer hinzu, optionaler Systemtimer, kein Bit-Banding-Speicher Optionaler Cache, 0–1024 KB I-TCM, 0–1024 KB D-TCM, keine MPU 136 DMIPS bei 170 MHz, [ 15 ] (0,8 DMIPS/MHz FPGA-abhängig) [ 16 ][ 17 ]
ARMv7-M Cortex-M3Mikrocontroller-Profil, Thumb / Thumb-2, Hardware-Multiplikations- und Divisionsbefehle, optionaler Bit-Banding-Speicher Optionaler Cache, kein TCM, optionale MPU mit 8 Regionen 1,25 DMIPS/MHz [ 18 ]
ARMv7E-M Cortex-M4Mikrocontroller-Profil, Thumb / Thumb-2 / DSP / optional VFPv4-SP Single-Precision FPU , Hardware-Multiplikations- und Divisionsbefehle, optionaler Bit-Banding-Speicher Optionaler Cache, kein TCM, optionale MPU mit 8 Regionen 1,25 DMIPS/MHz (1,27 mit FPU) [ 19 ]
Cortex-M7Mikrocontroller-Profil, Thumb / Thumb-2 / DSP / optional VFPv5 FPU mit einfacher und doppelter Genauigkeit , Hardware-Multiplikations- und Divisionsbefehle 0–64 KB I-Cache, 0–64 KB D-Cache, 0–16 MB I-TCM, 0–16 MB D-TCM (alle mit optionalem ECC), optionale MPU mit 8 oder 16 Regionen 2,14 DMIPS/MHz [ 20 ]
ARMv8-M Baseline Cortex-M23Mikrocontroller-Profil, Daumen-1 (meistens), Daumen-2 (einige), Divide, TrustZone Optionaler Cache, kein TCM, optionale MPU mit 16 Regionen 1,03 DMIPS/MHz [ 21 ]
ARMv8-M Mainline Cortex-M33Mikrocontroller-Profil, Daumen-1, Daumen-2, Gesättigt, DSP, Teilen, FPU (SP), TrustZone, Co-Prozessor Optionaler Cache, kein TCM, optionale MPU mit 16 Regionen 1,50 DMIPS/MHz [ 22 ]
Cortex-M35PMikrocontroller-Profil, Daumen-1, Daumen-2, Gesättigt, DSP, Teilen, FPU (SP), TrustZone, Co-Prozessor Integrierter Cache (optional 2–16 KB), I-Cache, kein TCM, optionale MPU mit 16 Regionen 1,50 DMIPS/MHz [ 23 ]
ARMv8.1-M Mainline Cortex-M521,60 DMIPS/MHz [ 24 ]
Cortex-M551,69 DMIPS/MHz [ 25 ]
Cortex-M853,13 DMIPS/MHz [ 26 ]
Cortex-RARMv7-R Cortex-R4Echtzeitprofil, Thumb/Thumb-2/DSP/optional VFPv3 FPU , Hardware-Multiplikations- und optionale Divisionsbefehle, optionale Paritäts- und ECC-Prüfung für interne Busse/Cache/TCM, 8-stufiger Dual-Core-Pipeline-Betrieb mit Lockstep -Funktion und Fehlerlogik 0–64 KB / 0–64 KB, 0–2 von 0–8  MB TCM, opt. MPU mit 8/12 Regionen 1,67 DMIPS/MHz [ 27 ][ 28 ]
Cortex-R5Echtzeitprofil, Thumb / Thumb-2 / DSP / optional VFPv3 FPU und Präzision, Hardware-Multiplikations- und optionale Divisionsbefehle, optionale Parität und ECC für interne Busse / Cache / TCM, 8-stufiger Pipeline-Dual-Core, der synchron mit Fehlerlogik läuft / optional als 2 unabhängige Kerne, Low-Latency Peripheral Port (LLPP), Accelerator Coherency Port (ACP) [ 29 ]0–64 KB / 0–64 KB, 0–2 von 0–8 MB TCM, opt. MPU mit 12/16 Regionen 1,67 DMIPS/MHz [ 27 ][ 30 ]
Cortex-R7Echtzeitprofil, Thumb / Thumb-2 / DSP / optional VFPv3 FPU und Präzision, Hardware-Multiplikations- und optionale Divisionsbefehle, optionale Parität und ECC für interne Busse / Cache / TCM, 11-stufiger Pipeline-Dual-Core-Prozessor mit Lockstep-Ausführung und Fehlerlogik / Out-of-Order-Ausführung / dynamischer Registerumbenennung / optional als 2 unabhängige Kerne, Low-Latency Peripheral Port (LLPP), ACP [ 29 ]0–64 KB / 0–64 KB, ? von 0–128 KB TCM, opt. MPU mit 16 Regionen 2,50 DMIPS/MHz [ 27 ][ 31 ]
Cortex-R8TBD 0–64 KB / 0–64 KB L1, 0–1 / 0–1 MB TCM, opt MPU mit 24 Regionen 2,50 DMIPS/MHz [ 27 ][ 32 ]
ARMv8-R Cortex-R52TBD 0–32 KB / 0–32 KB L1, 0–1 / 0–1 MB TCM, opt MPU mit 24+24 Regionen 2,09 DMIPS/MHz [ 33 ]
Cortex-R52+TBD 0–32 KB / 0–32 KB L1, 0–1 / 0–1 MB TCM, opt MPU mit 24+24 Regionen 2,09 DMIPS/MHz [ 34 ]
Cortex-R82TBD 16–128 KB/16–64 KB L1, 64 KB–1 MB L2, 0,16–1 / 0,16–1 MB TCM,

MPU mit 32+32 Regionen

3,41 DMIPS/MHz [ 35 ][ 36 ]
Cortex-A (32-Bit)ARMv7-A Cortex-A5Anwendungsprofil, ARM / Thumb / Thumb-2 / DSP / SIMD / Optional VFPv4-D16 FPU / Optional NEON / Jazelle RCT und DBX, 1–4 Kerne / optional MPCore, Snoop-Steuereinheit (SCU), generischer Interrupt-Controller (GIC), Accelerator-Kohärenzport (ACP) 4–64 KB / 4–64 KB L1, MMU + TrustZone 1,57 DMIPS/MHz pro Kern [ 37 ]
Cortex-A7Anwendungsprofil, ARM / Thumb / Thumb-2 / DSP / VFPv4 FPU / NEON / Jazelle RCT und DBX / Hardware-Virtualisierung, In-Order-Ausführung, superskalar , 1–4 SMP-Kerne, MPCore, Large Physical Address Extensions (LPAE), Snoop Control Unit (SCU), Generic Interrupt Controller (GIC), Architektur und Funktionsumfang sind identisch mit A15, 8–10-stufige Pipeline, Low-Power-Design [ 38 ]8–64 KB / 8–64 KB L1, 0–1 MB L2, MMU + TrustZone 1,9 DMIPS/MHz pro Kern [ 39 ]
Cortex-A8Anwendungsprofil, ARM / Thumb / Thumb-2 / VFPv3 FPU / NEON / Jazelle RCT und DAC, 13-stufige superskalare Pipeline 16–32 KB / 16–32 KB L1, 0–1 MB L2 opt. ECC, MMU + TrustZone 2,0 DMIPS/MHz [ 40 ]
Cortex-A9Anwendungsprofil, ARM / Thumb / Thumb-2 / DSP / Optional VFPv3 FPU / Optional NEON / Jazelle RCT und DBX, spekulative Ausgabe außerhalb der Reihenfolge, superskalar , 1–4 SMP-Kerne, MPCore, Snoop-Steuereinheit (SCU), generischer Interrupt-Controller (GIC), Accelerator-Kohärenzport (ACP) 16–64 KB / 16–64 KB L1, 0–8 MB L2 opt. Parität, MMU + TrustZone 2,5 DMIPS/MHz pro Kern, 10.000 DMIPS bei 2 GHz auf dem leistungsoptimierten TSMC 40G (Dual-Core) [ 41 ]
Cortex-A12Anwendungsprofil, ARM / Thumb-2 / DSP / VFPv4 FPU / NEON / Hardware-Virtualisierung, spekulative Out-of-Order- Problem, superskalar , 1–4 SMP-Kerne, Large Physical Address Extensions (LPAE), Snoop Control Unit (SCU), Generic Interrupt Controller (GIC), Accelerator Coherence Port (ACP) 32–64 KB 3,0 DMIPS/MHz pro Kern [ 42 ]
Cortex-A15Anwendungsprofil, ARM / Thumb / Thumb-2 / DSP / VFPv4 FPU / NEON / Integer-Division / Fused MAC / Jazelle RCT / Hardware-Virtualisierung, Out-of-Order- Spekulatives Problem Superskalar , 1–4 SMP-Kerne, MPCore, Large Physical Address Extensions (LPAE), Snoop Control Unit (SCU), Generic Interrupt Controller (GIC), ACP, 15-24-stufige Pipeline [ 38 ]32 KB mit Parität / 32 KB mit ECC L1, 0–4 MB L2, L2 verfügt über ECC, MMU + TrustZone Mindestens 3,5 DMIPS/MHz pro Kern (bis zu 4,01 DMIPS/MHz je nach Implementierung) [ 43 ][ 44 ]
Cortex-A17Anwendungsprofil, ARM / Thumb / Thumb-2 / DSP / VFPv4 FPU / NEON / Ganzzahldivision / Fused MAC / Jazelle RCT / Hardwarevirtualisierung, Out-of-Order- Spekulatives Problem Superskalar , 1–4 SMP-Kerne, MPCore, Large Physical Address Extensions (LPAE), Snoop Control Unit (SCU), Generic Interrupt Controller (GIC), ACP 32 KB L1, 256 KB–8 MB L2 mit optionalem ECC 2,8 DMIPS/MHz [ 45 ]
ARMv8-A Cortex-A32Anwendungsprofil, AArch32, 1–4 SMP-Kerne, TrustZone, NEON Advanced SIMD, VFPv4, Hardwarevirtualisierung, Dual Issue, In-Order-Pipeline 8–64 KB mit optionaler Parität / 8–64 KB mit optionalem ECC L1 pro Kern, 128 KB–1 MB L2 mit optionalem ECC gemeinsam genutzt [ 46 ]
Cortex-A (64-Bit)ARMv8-A Cortex-A34Anwendungsprofil, AArch64, 1–4 SMP-Kerne, TrustZone, NEON Advanced SIMD, VFPv4, Hardware-Virtualisierung, 2-Breite-Dekodierung, In-Order-Pipeline 8–64 KB mit Parität / 8–64 KB mit ECC L1 pro Kern, 128 KB–1 MB gemeinsam genutzter L2-Speicher, 40-Bit-physikalische Adressen [ 47 ]
Cortex-A35Anwendungsprofil, AArch32 und AArch64, 1–4 SMP-Kerne, TrustZone, NEON Advanced SIMD, VFPv4, Hardware-Virtualisierung, 2-Breite-Dekodierung, In-Order-Pipeline 8–64 KB mit Parität / 8–64 KB mit ECC L1 pro Kern, 128 KB–1 MB gemeinsam genutzter L2-Speicher, 40-Bit-physikalische Adressen 1,78 DMIPS/MHz [ 48 ]
Cortex-A53Anwendungsprofil, AArch32 und AArch64, 1–4 SMP-Kerne, TrustZone, NEON Advanced SIMD, VFPv4, Hardware-Virtualisierung, 2-Breite-Dekodierung, In-Order-Pipeline 8–64 KB mit Parität / 8–64 KB mit ECC L1 pro Kern, 128 KB–2 MB gemeinsam genutzter L2-Speicher, 40-Bit-physikalische Adressen 2,3 DMIPS/MHz [ 49 ]
Cortex-A57Anwendungsprofil, AArch32 und AArch64, 1–4 SMP-Kerne, TrustZone, NEON Advanced SIMD, VFPv4, Hardware-Virtualisierung, 3-Breite-Dekodierung superskalar, Deep Out-of-Order-Pipeline 48 KB mit DED-Parität / 32 KB mit ECC L1 pro Kern; 512 KB–2 MB L2 gemeinsam genutzt mit ECC; 44-Bit-physikalische Adressen 4,1–4,8 DMIPS/MHz [ 50 ] [ 51 ][ 52 ]
Cortex-A72Anwendungsprofil, AArch32 und AArch64, 1–4 SMP-Kerne, TrustZone, NEON Advanced SIMD, VFPv4, Hardware-Virtualisierung, 3-Breite-Superskalar, Deep Out-of-Order-Pipeline 48 KB mit DED-Parität / 32 KB mit ECC L1 pro Kern; 512 KB–2 MB L2 gemeinsam genutzt mit ECC; 44-Bit-physikalische Adressen 6,3–7,3 DMIPS/MHz [ 53 ][ 54 ]
Cortex-A73Anwendungsprofil, AArch32 und AArch64, 1–4 SMP-Kerne, TrustZone, NEON Advanced SIMD, VFPv4, Hardware-Virtualisierung, 2-Breite-Superskalar, Deep Out-of-Order-Pipeline 64 KB / 32–64 KB L1-Speicher pro Kern, 256 KB–8 MB L2-Speicher gemeinsam genutzt mit optionalem ECC, 44-Bit-physikalische Adressen 7,4–8,5 DMIPS/MHz [ 53 ][ 55 ]
ARMv8.2-A Cortex-A55Anwendungsprofil, AArch32 und AArch64, 1–8 SMP-Kerne, TrustZone, NEON Advanced SIMD, VFPv4, Hardware-Virtualisierung, 2-Breiten-Dekodierung, In-Order-Pipeline [ 56 ]16–64 KB / 16–64 KB L1, 256 KB L2 pro Kern, 4 MB gemeinsam genutzter L3-Speicher 3 DMIPS/MHz [ 53 ][ 57 ]
Cortex-A65Anwendungsprofil, AArch64, 1–8 SMP-Kerne, TrustZone, NEON Advanced SIMD, VFPv4, Hardware-Virtualisierung, 2-fache Dekodierung (Superskalar), 3-fache Breite, Out-of-Order-Pipeline, SMT[ 58 ]
Cortex-A65AEAls ARM Cortex-A65 bietet er Dual-Core-Lockstep für Sicherheitsanwendungen. 64 / 64 KB L1-Cache, 256 KB L2-Cache pro Kern, 4 MB gemeinsam genutzter L3-Cache [ 59 ]
Cortex-A75Anwendungsprofil, AArch32 und AArch64, 1–8 SMP-Kerne, TrustZone, NEON Advanced SIMD, VFPv4, Hardware-Virtualisierung, 3-Breite-Decodierung superskalar, Deeply Out-of-Order-Pipeline [ 60 ]64 / 64 KB L1-Cache, 512 KB L2-Cache pro Kern, 4 MB gemeinsam genutzter L3-Cache 8,2–9,5 DMIPS/MHz [ 53 ][ 61 ]
Cortex-A76Anwendungsprofil, AArch32 (nur nicht privilegierte Ebene oder EL0) und AArch64, 1–4 SMP-Kerne, TrustZone, NEON Advanced SIMD, VFPv4, Hardware-Virtualisierung, 4-Breite-Decodierung superskalar, 8-Wege-Problem, 13-stufige Pipeline, Deep Out-of-Order-Pipeline [ 62 ]64 / 64 KB L1, 256–512 KB L2 pro Kern, 512 KB–4 MB gemeinsam genutzter L3-Cache 10,7–12,4 DMIPS/MHz [ 53 ][ 63 ]
Cortex-A76AEAls ARM Cortex-A76 bietet er Dual-Core-Lockstep für Sicherheitsanwendungen. [ 64 ]
Cortex-A77Anwendungsprofil, AArch32 (nur nicht privilegierte Ebene oder EL0) und AArch64, 1–4 SMP-Kerne, TrustZone, NEON Advanced SIMD, VFPv4, Hardware-Virtualisierung, 4-Breite Dekodierung Superskalar, 6-Breite Befehlsabruf, 12-Wege-Ausgabe, 13-stufige Pipeline, Deep Out-of-Order-Pipeline [ 62 ]1,5K L0 MOPs Cache, 64 / 64 KB L1, 256–512 KB L2 pro Kern, 512 KB–4 MB gemeinsam genutzter L3-Cache 13-16 DMIPS/MHz [ 65 ][ 66 ]
Cortex-A78[ 67 ]
Cortex-A78AEAls ARM Cortex-A78 bietet er Dual-Core-Lockstep für Sicherheitsanwendungen. [ 68 ]
Cortex-A78C[ 69 ]
ARMv9-A Cortex-A510[ 70 ]
Cortex-A710[ 71 ]
Cortex-A715[ 72 ]
ARMv9.2-A Cortex-A320[ 73 ]
Cortex-A520[ 74 ]
Cortex-A720[ 75 ]
Cortex-A725[ 76 ]
Cortex-X ARMv8.2-A Cortex-X1Leistungsoptimierte Variante des Cortex-A78
ARMv9-A Cortex-X264/64 KB L1, 512–1024 KiB L2 pro Kern, 512 KiB–8 MiB L3 gemeinsam genutzt [ 77 ]
Cortex-X364/64 KB L1, 512–2048 KiB L2 pro Kern, 512 KiB–16 MiB L3 gemeinsam genutzt [ 78 ]
ARMv9.2-A Cortex-X464/64 KB L1, 512–2048 KiB L2 pro Kern, 512 KiB–32 MiB L3 gemeinsam genutzt [ 79 ]
Cortex-X92564/64 KB L1, 2048–3072 KiB L2 pro Kern, 512 KiB–32 MiB L3 gemeinsam genutzt [ 80 ]
Neoverse ARMv8.2-A Neoverse N1Anwendungsprofil, AArch32 (nur nicht privilegierte Ebene oder EL0) und AArch64, 1–4 SMP-Kerne, TrustZone, NEON Advanced SIMD, VFPv4, Hardware-Virtualisierung, 4-Breite-Decodierung Superskalar, 8-Wege-Dispatch/Issue, 13-stufige Pipeline, Deeply Out-of-Order-Pipeline [ 62 ]64/64 KB L1-Cache, 512–1024 KB L2-Cache pro Kern, 2–128 MB gemeinsam genutzter L3-Cache, 128 MB System-Cache [ 81 ]
Neoverse E1Anwendungsprofil, AArch64, 1–8 SMP-Kerne, TrustZone, NEON Advanced SIMD, VFPv4, Hardware-Virtualisierung, 2-fache Dekodierung (Superskalar), 3-fache Bandbreite, 10-stufige Pipeline, Out-of-Order-Pipeline, SMT32–64 KB / 32–64 KB L1, 256 KB L2 pro Kern, 4 MB gemeinsam genutzter L3-Speicher [ 82 ]
ARMv8.4-A Neoverse V1[ 83 ]
ARMv9-A Neoverse N2[ 84 ]
Neoverse V2[ 85 ]
ARMv9.2-A Neoverse N3[ 86 ]
Neoverse V3[ 87 ]
C1 ARMv9.3-A C1-Ultra Nachfolger des Cortex X925

Native Unterstützung für den SME2-Befehlssatz eingeführt

64/128 KB L1, 2048–3072 KiB L2 pro Kern, 256 KiB–32 MiB L3 gemeinsam genutzt, 40-Bit-MMU, SVE2 + SME2 [ 88 ]
C1-Premium Neue Stufe 64/128 KB L1, 512–1024 KiB L2 pro Kern, 256 KiB–32 MiB L3 gemeinsam genutzt, 40-Bit-MMU, SVE2 + SME2 [ 88 ]
C1-Pro Nachfolger des Cortex A725

Native Unterstützung für den SME2-Befehlssatz eingeführt

64/64 KB L1, 128–1024 KiB L2 pro Kern, 256 KiB–32 MiB L3 gemeinsam genutzt, 40-Bit-MMU, SVE2 + SME2 [ 88 ]
C1-Nano Nachfolger des Cortex A520

Native Unterstützung für den SME2-Befehlssatz eingeführt

32/64/64 KB L1, 128–512 KiB L2 pro Kern, 256 KiB–32 MiB L3 gemeinsam genutzt, 40-Bit-MMU, SVE2 + SME2 [ 88 ]
ARM-Familie ARM-Architektur ARM-Kern Besonderheit Cache (I/D), MMUTypische MIPS @ MHz Referenz

Von Drittanbietern entworfen

Diese Kerne implementieren den ARM-Befehlssatz und wurden unabhängig von Unternehmen mit einer Architekturlizenz von ARM entwickelt.

Produktfamilie ARM-Architektur Prozessor Besonderheit Cache (I/D), MMUTypische MIPS @ MHz
StrongARM ( Digital ) ARMv4 SA-110 5-stufige Pipeline 16 KB / 16 KB, MMU 100–233 MHz 1,0 DMIPS/MHz
SA-1100 Ableitung des SA-110 16 KB / 8 KB, MMU
Faraday [ 89 ] ( Faraday Technology ) ARMv4FA5106-stufige PipelineBis zu 32 KB / 32 KB Cache, MPU1,26 DMIPS/MHz 100–200 MHz
FA526Bis zu 32 KB / 32 KB Cache, MMU1,26 MIPS/MHz 166–300 MHz
FA6268-stufige Pipeline32 KB / 32 KB Cache, MMU1,35 DMIPS/MHz 500 MHz
ARMv5TEFA606TE5-stufige PipelineKein Cache, keine MMU1,22 DMIPS/MHz 200 MHz
FA626TE8-stufige Pipeline32 KB / 32 KB Cache, MMU1,43 MIPS/MHz 800 MHz
FMP626TE8-stufige Pipeline, SMP1,43 MIPS/MHz 500 MHz
FA726TE13-stufige Pipeline, Doppelausgabe2,4 DMIPS/MHz 1000 MHz
XScale ( Intel / Marvell ) ARMv5TE XScale 7-stufige Pipeline, Thumb, erweiterte DSP-Befehle 32 KB / 32 KB, MMU 133–400 MHz
Bulverde Drahtloses MMX und drahtloses SpeedStep hinzugefügt 32 KB / 32 KB, MMU 312–624 MHz
Monahans [ 90 ]Drahtloses MMX2 hinzugefügt 32 KB / 32 KB L1-Cache, optionaler L2-Cache bis zu 512 KB, MMU Bis zu 1,25 GHz
Sheeva (Marvell) ARMv5Feroceon5- bis 8-stufige Pipeline, Einzelausgabe16 KB / 16 KB, MMU600–2000 MHz
Jolteon5- bis 8-stufige Pipeline, Doppelausgabe32 KB / 32 KB, MMU
PJ1 (Mohawk)5- bis 8-stufige Pipeline, Einzelausgabe, Wireless MMX232 KB / 32 KB, MMU1,46 DMIPS/MHz 1,06 GHz
ARMv6 / ARMv7-APJ46- bis 9-stufige Pipeline, Dual-Issue, Wireless MMX2, SMP32 KB / 32 KB, MMU2,41 DMIPS/MHz 1,6 GHz
Snapdragon ( Qualcomm ) ARMv7-A Scorpion [ 91 ]1 oder 2 Kerne. ARM / Thumb / Thumb-2 / DSP / SIMD / VFPv3 FPU / NEON (128 Bit breit) 256 KB L2 pro Kern 2,1 DMIPS/MHz pro Kern
Krait [ 91 ]1, 2 oder 4 Kerne. ARM / Thumb / Thumb-2 / DSP / SIMD / VFPv4 FPU / NEON (128 Bit breit) 4 KB / 4 KB L0, 16 KB / 16 KB L1, 512 KB L2 pro Kern 3,3 DMIPS/MHz pro Kern
ARMv8-A Kryo [ 92 ]4 Kerne.?Bis zu 2,2 GHz

(6,3 DMIPS/MHz)

Eine Serie ( Apple ) ARMv7-A Swift [ 93 ]2 Kerne. ARM / Thumb / Thumb-2 / DSP / SIMD / VFPv4 FPU / NEON L1: 32 KB / 32 KB, L2: 1 MB gemeinsam genutzt 3,5 DMIPS/MHz pro Kern
ARMv8-AZyklon [ 94 ]2 Kerne. ARM / Thumb / Thumb-2 / DSP / SIMD / VFPv4 FPU / NEON / TrustZone / AArch64 . Out-of-Order, superskalar.L1: 64 KB / 64 KB, L2: 1 MB gemeinsam genutzter SLC: 4 MB1,3 oder 1,4 GHz
ARMv8-ATaifun [ 94 ] [ 95 ]2 oder 3 Kerne. ARM / Thumb / Thumb-2 / DSP / SIMD / VFPv4 FPU / NEON / TrustZone / AArch64L1: 64 KB / 64 KB, L2: 1 MB oder 2 MB Shared SLC: 4 MB1,4 oder 1,5 GHz
ARMv8-ATwister [ 96 ]2 Kerne. ARM / Thumb / Thumb-2 / DSP / SIMD / VFPv4 FPU / NEON / TrustZone / AArch64L1: 64 KB / 64 KB, L2: 2 MB Shared SLC: 4 MB oder 0 MB1,85 oder 2,26 GHz
ARMv8-AHurrikan und Zephyr [ 97 ]Hurricane: 2 oder 3 Kerne. AArch64, Out-of-Order, superskalar, 6-Dekodierung, 6-Ausgabe, 9-Breite. Zephyr: 2 oder 3 Kerne. AArch64, Out-of-Order, superskalar.L1: 64 KB / 64 KB, L2: 3 MB oder 8 MB gemeinsam genutzt. L1: 32 KB / 32 KB. L2: keine. SLC: 4 MB oder 0 MB.2,34 oder 2,38 GHz 1,05 GHz
ARMv8.2-AMonsun und Mistral [ 98 ]Monsoon: 2 Kerne. AArch64, Out-of-Order, superskalar, 7-Dekodierung, ?-Problem, 11-Bit-Breite. Mistral: 4 Kerne. AArch64, Out-of-Order, superskalar. Basierend auf Swift.L1I: 128 KB, L1D: 64 KB, L2: 8 MB gemeinsam genutzt L1: 32 KB/32 KB, L2: 1 MB gemeinsam genutzt SLC: 4 MB2,39 GHz 1,70 GHz
ARMv8.3-AWirbel und Sturm [ 99 ]Vortex: 2 oder 4 Kerne. AArch64, Out-of-Order, superskalar, 7-Dekodierung, ?-Problem, 11-Bit-Breite . Tempest: 4 Kerne. AArch64, Out-of-Order, superskalar, 3-Dekodierung. Basierend auf Swift.L1: 128 KB / 128 KB, L2: 8 MB gemeinsam genutzt L1: 32 KB / 32 KB, L2: 2 MB gemeinsam genutzt SLC: 8 MB2,49 GHz 1,59 GHz
ARMv8.4-ABlitz und Donner [ 100 ]Lightning: 2 Kerne. AArch64, Out-of-Order, superskalar, 7-Dekodierung, ?-Problem, 11-Breite . Thunder: 4 Kerne. AArch64, Out-of-Order, superskalar.L1: 128 KB / 128 KB, L2: 8 MB gemeinsam genutzt L1: 32 KB / 48 KB, L2: 4 MB gemeinsam genutzt SLC: 16 MB2,66 GHz 1,73 GHz
ARMv8.5-AFeuersturm und Eissturm [ 101 ]Firestorm: 2 Kerne. AArch64, Out-of-Order, superskalar, 8-Dekodierung, ?-Problem, 14-fach breit. Icestorm: 4 Kerne. AArch64, Out-of-Order, superskalar, 4-Dekodierung, ?-Problem, 7-fach breit.L1: 192 KB / 128 KB, L2: 8 MB gemeinsam genutzt L1: 128 KB / 64 KB, L2: 4 MB gemeinsam genutzt SLC: 16 MB3,0 GHz 1,82 GHz
ARMv8.6-ALawine und BlizzardAvalanche: 2 Kerne. AArch64, Out-of-Order, superskalar, 8-Dekodierung, ?-Problem, 14-fach breit. Blizzard: 4 Kerne. AArch64, Out-of-Order, superskalar, 4-Dekodierung, ?-Problem, 8-fach breit.L1: 192 KB / 128 KB, L2: 12 MB gemeinsam genutzt L1: 128 KB / 64 KB, L2: 4 MB gemeinsam genutzt SLC: 32 MB2,93 oder 3,23 GHz 2,02 GHz
ARMv8.6-AEverest und SägezahnEverest: 2 Kerne. AArch64, Out-of-Order, superskalar, 8-Dekodierung, ?-Problem, 14-fach breit. Sawtooth: 4 Kerne. AArch64, Out-of-Order, superskalar, 4-Dekodierung, ?-Problem, 8-fach breit.L1: 192 KB / 128 KB, L2: 16 MB gemeinsam genutzt L1: 128 KB / 64 KB, L2: 4 MB gemeinsam genutzt SLC: 24 MB3,46 GHz 2,02 GHz
ARMv8.6-AApple A17 ProApple A17 Pro (P-Kerne): 2 Kerne. AArch64, Out-of-Order, superskalar, 8-Bit-Dekodierung, ?-Problem, 14 Bit breit. Apple A17 Pro (E-Kerne): 4 Kerne. AArch64, Out-of-Order, superskalar, 4-Bit-Dekodierung, ?-Problem, 8 Bit breit.L1: 192 KB / 128 KB, L2: 16 MB gemeinsam genutzt L1: 128 KB / 64 KB, L2: 4 MB gemeinsam genutzt SLC: 24 MB3,78 GHz 2,11 GHz
M-Serie ( Apple ) ARMv8.5-AFeuersturm und EissturmFirestorm: 4, 6, 8 oder 16 Kerne. AArch64, Out-of-Order, superskalar, 8-Dekodierung, 8-Ausgabe, 14-fach breit . Icestorm: 2 oder 4 Kerne. AArch64, Out-of-Order, superskalar, 4-Dekodierung, 4-Ausgabe, 7-fach breit.L1: 192 KB / 128 KB, L2: 12, 24 oder 48 MB gemeinsam genutzt; L1: 128 KB / 64 KB, L2: 4 oder 8 MB gemeinsam genutzt; SLC: 8, 24, 48 oder 96 MB3,2–3,23 GHz 2,06 GHz
ARMv8.6-ALawine und BlizzardAvalanche: 4, 6, 8 oder 16 Kerne. AArch64, Out-of-Order, superskalar, 8-Dekodierung, 8-Ausgabe, 14-Breite . Blizzard: 4 oder 8 Kerne. AArch64, Out-of-Order, superskalar, 4-Dekodierung, 4-Ausgabe, 8-Breite.L1: 192 KB / 128 KB, L2: 16, 32 oder 64 MB gemeinsam genutzt; L1: 128 KB / 64 KB, L2: 4 oder 8 MB gemeinsam genutzt; SLC: 8, 24, 48 oder 96 MB3,49 GHz 2,42 GHz
ARMv8.6-AApple M3Apple M3 (P-Kerne): 4, 5, 6, 10, 12 oder 16 Kerne. AArch64, Out-of-Order, superskalar, 9-Dekodierung, 9-Ausgabe, 14-Bit-Breite. Apple M3 (E-Kerne): 4 oder 6 Kerne. AArch64, Out-of-Order, superskalar, 5-Dekodierung, 5-Ausgabe, 8-Bit-Breite.L1: 192 KB / 128 KB, L2: 16, 32 oder 64 MB gemeinsam genutzt; L1: 128 KB / 64 KB, L2: 4 oder 8 MB gemeinsam genutzt; SLC: 8, 24, 48 oder 96 MB4,05 GHz 2,75 GHz
ARMv9.2-AApple M4Apple M4 (P-Kerne): 3 oder 4 Kerne. AArch64, Out-of-Order, superskalar, 10-Dekodierung, 10-Ausgabe, 16-Breite. Apple M4 (E-Kerne): 6 Kerne. AArch64, Out-of-Order, superskalar, 5-Dekodierung, 5-Ausgabe, 8-Breite.L1: 192 KB / 128 KB, L2: 16, 32 oder 64 MB gemeinsam genutzt; L1: 128 KB / 64 KB, L2: 4 oder 8 MB gemeinsam genutzt; SLC: 8, 24, 48 oder 96 MB4,40 GHz 2,85 GHz
X-Gene ( Applied Micro ) ARMv8-AX-Gen64-Bit, Quad-Core-Version, SMP, 64 Kerne [ 102 ]Cache, MMU, Virtualisierung3 GHz (4,2 DMIPS/MHz pro Kern)
Denver ( Nvidia ) ARMv8-ADenver [ 103 ] [ 104 ]2 Kerne. AArch64 , 7-fach superskalar , In-Order-Verarbeitung, dynamische Codeoptimierung, 128 MB Optimierungscache, Denver1: 28 nm, Denver2: 16 nm128 KB I-Cache / 64 KB D-CacheBis zu 2,5 GHz
Carmel ( Nvidia ) ARMv8.2-ACarmel [ 105 ] [ 106 ]2 Kerne. AArch64 , 10-facher Superskalar-Architektur , In-Order-Verarbeitung, dynamische Codeoptimierung, ? MB Optimierungscache, funktionale Sicherheit, Dual-Execution, Paritäts- und ECC-Unterstützung.? KB I-Cache / ? KB D-CacheBis zu ? GHz
ThunderX ( Cavium ) ARMv8-AThunderX64-Bit, mit zwei Modellen mit 8–16 oder 24–48 Kernen (×2 mit zwei Chips)?Bis zu 2,2 GHz
K12 ( AMD ) ARMv8-AK12 [ 107 ]???
Exynos ( Samsung ) ARMv8-AM1 ("Mongoose") [ 108 ]4 Kerne. AArch64, 4-fach breit, Quad-Issue, superskalar, Out-of-Order64 KB I-Cache / 32 KB D-Cache, L2: 16-fach gemeinsam genutzt 2 MB5,1 DMIPS/MHz

(2,6 GHz)

ARMv8-AM2 ("Mongoose")4 Kerne. AArch64, 4-fach breit, Quad-Issue, superskalar, Out-of-Order64 KB I-Cache / 32 KB D-Cache, L2: 16-fach gemeinsam genutzt 2 MB2,3 GHz
ARMv8-A M3 ("Erdmännchen") [ 109 ]4 Kerne, AArch64, 6-facher Dekodierprozess, 6-facher Ausgabeprozess, 6-facher Breite. Superskalar, Out-of-Order.64 KB I-Cache / 64 KB D-Cache, L2: 8-fach privat 512 KB, L3: 16-fach gemeinsam genutzt 4 MB2,7 GHz
ARMv8.2-A M4 ("Cheetah") [ 110 ]2 Kerne, AArch64, 6-facher Dekodierprozess, 6-facher Ausgabeprozess, 6-facher Breite. Superskalar, Out-of-Order. 64 KB I-Cache / 64 KB D-Cache, L2: 8-fach privat 1 MB, L3: 16-fach gemeinsam genutzt 3 MB 2,73 GHz
ARMv8.2-A M5 ("Löwe") 2 Kerne, AArch64, 6-facher Dekodierprozess, 6-facher Ausgabeprozess, 6-facher Breite. Superskalar, Out-of-Order. 64 KB I-Cache / 64 KB D-Cache, L2: 8-fach gemeinsam genutzt 2 MB, L3: 12-fach gemeinsam genutzt 3 MB 2,73 GHz

Zeitleiste

Die folgende Tabelle listet alle Kerne nach dem Jahr ihrer Ankündigung auf. [ 111 ] [ 112 ]

ARM Classic

Jahr Klassische Kerne
ARM1-3ARM6ARM7ARM8ARM9ARM10ARM11
1985 ARM1
1986 ARM2
1989 ARM3
1992 ARM250
1993 ARM60 ARM610ARM700
1994 ARM710 ARM7DI ARM7TDMI
1995 ARM710a
1996 ARM810
1997 ARM710T ARM720T ARM740T
1998 ARM9TDMI ARM940T
1999 ARM9E-S ARM966E-S
2000 ARM920T ARM922T ARM946E-SARM1020T
2001 ARM7EJ-S ARM7TDMI-SARM9EJ-S ARM926EJ-SARM1020E ARM1022E
2002 ARM1026EJ-SARM1136J(F)-S
2003 ARM968E-SARM1156T2(F)-S ARM1176JZ(F)-S
2004
2005 ARM11MPCore
2006 ARM996HS

ARM Cortex / Neoverse

Jahr Cortex -Kerne Neoverse- Kerne
Mikrocontroller (Cortex-M)Echtzeit (Cortex-R)Anwendung (Cortex-A) (32-Bit)Anwendung (Cortex-A) (64-Bit)Anwendung (Cortex-X) (64-Bit)Anwendung (Neoverse) (64-Bit)
2004 Cortex-M3
2005 Cortex-A8
2006
2007 Cortex-M1Cortex-A9
2008
2009 Cortex-M0Cortex-A5
2010 Cortex-M4(F)Cortex-A15
2011 Cortex-R4(F) Cortex-R5(F) Cortex-R7(F)Cortex-A7
2012 Cortex-M0+Cortex-A53 Cortex-A57
2013 Cortex-A12
2014 Cortex-M7(F)Cortex-A17
2015 Cortex-A35 Cortex-A72
2016 Cortex-M23 Cortex-M33(F)Cortex-R8(F) Cortex-R52(F)Cortex-A32Cortex-A73
2017 Cortex-A55 Cortex-A75
2018 Cortex-M35P(F)Cortex-A65 Cortex-A65AE Cortex-A76 Cortex-A76AE
2019 Cortex-A34Cortex-A77Neoverse E1 Neoverse N1
2020 Cortex-M55(F)Cortex-R82(F)Cortex-A78 Cortex-A78AE Cortex-A78CCortex-X1 [ 113 ]Neoverse V1 [ 114 ]
2021 Cortex-A510 Cortex-A710Cortex-X2Neoverse E2 Neoverse N2
2022 Cortex-M85(F)Cortex-R52+(F)Cortex-A715Cortex-X3Neoverse V2
2023 Cortex-M52(F)Cortex-A520 Cortex-A720Cortex-X4Neoverse E3 Neoverse N3
2024 Cortex-R82AECortex-A520AE Cortex-A720AE Cortex-A725Cortex-X925Neoverse V3 Neoverse V3AE Neoverse VN
2025 Cortex-A320 Cortex-A530 Cortex-A730Cortex-X930Neoverse E4 Neoverse N4 Neoverse V4

Siehe auch

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Weiterführende Literatur