Grounded-Gate - NMOS- Transistoren , kurz ggNMOS , sind ESD -Schutzbauelemente, die in CMOS- integrierten Schaltungen (ICs) eingesetzt werden. Sie schützen die Ein- und Ausgänge von ICs, die außerhalb des Chips zugänglich sind (z. B. durch Drahtbonden mit den Pins eines Gehäuses oder direkt mit einer Leiterplatte ) und daher bei Berührung ESD-gefährdet sind. Ein ESD-Ereignis kann dem Chip große Energiemengen zuführen und die Ein-/Ausgangsschaltungen zerstören. Ein ggNMOS-Transistor oder andere ESD-Schutzbauelemente bieten einen sicheren Pfad für den Stromfluss, anstatt ihn durch empfindlichere Schaltungen zu leiten. Der ESD-Schutz mittels solcher Bauelemente oder anderer Techniken ist wichtig für die Produktzuverlässigkeit: 35 % aller IC-Ausfälle im Feld sind auf ESD-Schäden zurückzuführen. [ 1 ] [ 2 ]
Struktur
Wie der Name schon sagt, besteht ein ggNMOS-Bauelement aus einem relativ breiten NMOS-Bauelement, bei dem Gate, Source und Body auf Masse gelegt sind. Der Drain des ggNMOS ist geschützt mit dem I/O-Pad verbunden. Dadurch entsteht ein parasitärer NPN- Bipolartransistor (BJT), dessen Drain ( n-dotiert ) als Kollektor, dessen Basis/Source-Kombination (n-dotiert) als Emitter und dessen Substrat ( p-dotiert ) als Basis fungiert. Wie im Folgenden erläutert wird, ist der parasitäre Widerstand zwischen Emitter und Basis des parasitären NPN-BJT ein Schlüsselelement für die Funktion des ggNMOS . Dieser Widerstand resultiert aus der endlichen Leitfähigkeit des p-dotierten Substrats.
Betrieb
Tritt am I/O-Pad (Drain) eine positive elektrostatische Entladung (ESD) auf, wird die Kollektor-Basis-Strecke des parasitären NPN-BJT bis zum Lawinendurchbruch in Sperrrichtung vorgespannt . Der positive Strom, der von der Basis nach Masse fließt, induziert dann eine Spannung am parasitären Widerstand, wodurch eine positive Spannung an der Basis-Emitter-Strecke entsteht. Die positive Spannung V<sub> BE</sub> legt diese Strecke in Durchlassrichtung vor und triggert so den parasitären NPN-BJT. [ 3 ]
Referenzen
- ^ Issaq, E.; Merri, R. (1993). ESD-Designmethodik . Symposium über elektrische Überbeanspruchung/elektrostatische Entladung. Lake Buena Vista, Florida. S. 223–237 .
- ^ Green, T. (1988). Eine Übersicht über Feldausfälle durch elektrostatische Überspannung/Entladung in militärischer Ausrüstung . Symposium über elektrische Überspannung/elektrostatische Entladung. Anaheim, Kalifornien. S. 7–14 .
- ^ Wang, Albert (2002). On-Chip ESD Protection for Integrated Circuits: An IC Design Perspective . Norwell, MA, USA: Kluwer Academic Publishing. ISBN 0792376471Die
