Speichertimings oder RAM-Timings beschreiben die Timing-Informationen eines Speichermoduls oder des integrierten LPDDRx-Speichers. Aufgrund der Eigenschaften von VLSI und Mikroelektronik benötigen Speicherchips Zeit, um Befehle vollständig auszuführen. Eine zu schnelle Befehlsausführung führt zu Datenbeschädigung und Systeminstabilität. Mit ausreichend Zeit zwischen den Befehlen haben Speichermodule/Chips die Möglichkeit, Transistoren vollständig zu schalten, Kondensatoren aufzuladen und korrekte Rückmeldungen an den Speichercontroller zu senden. Da die Systemleistung von der Speicherzugriffsgeschwindigkeit abhängt, beeinflusst dieses Timing die Systemperformance direkt.
Die Taktung moderner synchroner dynamischer Direktzugriffsspeicher (SDRAM) wird üblicherweise durch vier Parameter angegeben: CL , T<sub> RCD</sub> , T<sub> RP </sub> und T <sub>RAS</sub> in Taktzyklen . Sie werden üblicherweise als vier durch Bindestriche getrennte Zahlen geschrieben, z. B. 7-8-8-24. Varianten sind:
- Der vierte (t RAS ) wird oft weggelassen.
- Oder es wird manchmal ein fünftes hinzugefügt, die Befehlsrate (normalerweise 2T oder 1T, auch 2N, 1N oder CR2 geschrieben).
Diese Parameter (als Teil eines größeren Ganzen) legen die Taktlatenz bestimmter Befehle an, die an einen Arbeitsspeicher (RAM ) gesendet werden . Niedrigere Werte bedeuten eine kürzere Wartezeit zwischen den Befehlen (gemessen in Taktzyklen ). Intel-Systeme verfügen außerdem über Gear 2 (Gear-Typ 0) und Gear 4 (Gear-Typ 1).
| Name | Symbol | Definition |
|---|---|---|
| CAS-Latenz | CL | Die Anzahl der Zyklen zwischen dem Senden einer Spaltenadresse an den Speicher und dem Beginn der Antwortdaten. Dies ist die Anzahl der Zyklen, die benötigt werden, um das erste Bit aus einem DRAM zu lesen, wenn die richtige Zeile bereits geöffnet ist. Im Gegensatz zu den anderen Werten handelt es sich hierbei nicht um einen Minimalwert, sondern um einen exakten Wert, der zwischen Speichercontroller und Speicher vereinbart werden muss. |
| Verzögerung zwischen Zeilenadresse und Spaltenadresse | T RCD | Die minimale Anzahl an Taktzyklen, die zwischen dem Öffnen einer Speicherzeile und dem Zugriff auf die darin enthaltenen Spalten benötigt werden. Die Zeit zum Lesen des ersten Bits aus einem DRAM ohne aktive Zeile beträgt T RCD + CL. Manche Speichercontroller unterteilen dies in zwei Werte, T RCDwr (Schreiben) und T RCDrd (Lesen). |
| Reihenvorladezeit | T RP | Die minimale Anzahl an Taktzyklen, die zwischen dem Ausgeben des Vorladebefehls und dem Öffnen der nächsten Zeile erforderlich sind. Die Zeit zum Lesen des ersten Speicherbits aus einem DRAM mit geöffneter falscher Zeile beträgt T<sub> RP</sub> + T<sub> RCD</sub> + T<sub>CL</sub>. |
| Zeilenaktivitätszeit | T RAS | Die minimale Anzahl an Taktzyklen, die zwischen dem Befehl zum Aktivieren einer Zeile und dem Auslösen des Vorladebefehls erforderlich ist. Dies ist die Zeit, die für die interne Aktualisierung der Zeile benötigt wird und sich mit T<sub>RCD</sub> überschneidet . Bei SDRAM-Modulen entspricht sie einfach T<sub> RCD</sub> + CL. Andernfalls ist sie annähernd gleich T<sub> RCD </sub> + 2 × CL. |
Anmerkungen:
| ||
Die absolute Latenz (und damit die Systemleistung) wird sowohl durch die Timing-Werte als auch durch die Speichertaktfrequenz bestimmt. Bei der Umrechnung der Speichertiming-Werte in tatsächliche Latenz werden diese in Taktzyklen angegeben. Bei DDR-Speichern ( Double Data Rate) entspricht dies der halben Geschwindigkeit der üblicherweise angegebenen Übertragungsrate. Ohne Kenntnis der Taktfrequenz lässt sich nicht sagen, ob ein Satz von Timing-Werten „schneller“ ist als ein anderer.
Beispielsweise hat DDR3-2000-Speicher eine Taktfrequenz von 1000 MHz, was einem Taktzyklus von 1 ns entspricht. Bei dieser Taktfrequenz von 1 ns ergibt sich bei einer CAS-Latenz von 7 eine absolute CAS-Latenz von 7 ns. Schnellerer DDR3-2666-Speicher (mit einer Taktfrequenz von 1333 MHz bzw. genau 0,75 ns; die 1333 sind gerundet) kann zwar eine höhere CAS-Latenz von 9 aufweisen, aber bei einer Taktfrequenz von 1333 MHz beträgt die Wartezeit für 9 Taktzyklen nur 6,75 ns. Aus diesem Grund hat DDR3-2666 CL9 eine geringere absolute CAS-Latenz als DDR3-2000 CL7-Speicher.
Zusätzliche Zeitangaben
Bei DDR3 und neueren Speicherstandards (DDR4, DDR5) sind die vier zuvor beschriebenen Timing-Werte nicht die einzigen relevanten und bieten nur einen kurzen Überblick über die Speicherleistung. Die vollständigen, vom Hersteller verifizierten Timing-Werte eines Speichermoduls sind im Serial Presence Detect (SPD)-Chip des Moduls gespeichert. Bei DDR3- und DDR4 -DIMM- Modulen handelt es sich bei diesem Chip um einen PROM- oder EEPROM -Flash-Speicherchip, der das JEDEC -standardisierte Timing-Tabellen-Datenformat enthält. Im SPD- Artikel finden Sie den Tabellenaufbau für verschiedene DDR-Versionen sowie Beispiele für weitere Speichertiming-Informationen, die auf diesen Chips vorhanden sind.
Bei einigen DIMM-Modulen sind im SPD auch „verifizierte“ Übertaktungsprofile im XMP- oder Expo-Format enthalten. Diese geben schnellere Timing-Informationen (und höhere Spannungen) an, deren Kompatibilität mit dem Modul vom Hersteller bestätigt wurde: Höhere Spannungen reduzieren tendenziell die Speicherlatenz (Stabilisierungszeit), führen aber zu einer höheren Wärmeentwicklung. Das BIOS eines PCs ermöglicht es dem Benutzer, zwischen JEDEC-Profilen und XMP/Expo-Profilen zu wählen oder eigene Timing-Anpassungen vorzunehmen, um die Leistung zu steigern (wobei die Stabilität möglicherweise beeinträchtigt wird).
Bei Alder Lake-CPUs und späteren Modellen sind tRCD und tRP nicht mehr miteinander verknüpft, während Intel zuvor nicht erlaubte, sie auf unterschiedliche Werte einzustellen.
DDR4 führte die Unterstützung für FGR (Fine Granular Refresh) mit eigenen tRFC2- und tRFC4-Timings ein, während DDR5 nur tRFC2 beibehielt. [ 1 ]
Verhältnis zur Bandbreite
Die Speicherbandbreite misst den Durchsatz des Speichers und wird im Allgemeinen durch die Übertragungsrate, nicht durch die Latenz, begrenzt. Durch den verschachtelten Zugriff auf die mehreren internen Speicherbänke von SDRAM ist es möglich, Daten kontinuierlich mit der maximalen Übertragungsrate zu übertragen. Eine erhöhte Bandbreite kann jedoch zu Lasten der Latenz gehen. Insbesondere weisen alle nachfolgenden DDR-Speichergenerationen höhere Übertragungsraten auf, die absolute Latenz ändert sich jedoch nicht wesentlich. Vor allem bei Markteinführung hat die neue Generation in der Regel eine höhere Latenz als die vorherige. Auch die Architektur und Fehler in den CPUs können die Latenz beeinflussen.
Eine Erhöhung der Speicherbandbreite kann, selbst bei gleichzeitiger Erhöhung der Speicherlatenz, die Leistung eines Computersystems mit mehreren Prozessoren und/oder mehreren Ausführungsthreads verbessern. Eine höhere Bandbreite steigert auch die Leistung integrierter Grafikprozessoren, die keinen dedizierten Videospeicher besitzen , sondern regulären Arbeitsspeicher als VRAM nutzen . Moderne x86- Prozessoren sind mit Techniken wie superskalaren Befehlspipelines , Out-of-Order-Ausführung , Speichervorabruf , Vorhersage von Speicherabhängigkeiten und Sprungvorhersage stark optimiert, um Speicher aus dem Arbeitsspeicher (und anderen Caches) präemptiv zu laden und die Ausführung weiter zu beschleunigen. Angesichts dieser Komplexität der Leistungsoptimierung ist es schwierig, die Auswirkungen von Speichertimings auf die Leistung mit Sicherheit zu bestimmen. Unterschiedliche Arbeitslasten weisen unterschiedliche Speicherzugriffsmuster auf und reagieren daher unterschiedlich auf diese Speichertimings.
Handhabung im BIOS
In Intel-Systemen werden Speichertimings und -verwaltung vom Memory Reference Code (MRC), einem Bestandteil des BIOS , gesteuert, der den Betrieb des integrierten Speichercontrollers der CPU anpasst. [ 2 ] [ 3 ] Viele dieser Funktionen werden auch von Intel MEI verwaltet , einem Minix-Betriebssystem, das auf einem dedizierten Kern im PCH läuft . Einige seiner Sub-Firmwares können die Speicherlatenz beeinflussen.
Das entsprechende Element im BIOS moderner AMD-Systeme ist AGESA . Der Speichercontroller ist als Teil der On-Chip-Verbindung Infinity Fabric in die CPU/APU integriert.
Siehe auch
- Augenmuster – zur Visualisierung der Qualität eines digitalen Signals
- Überschwingen und Übersprechen – Merkmale, die dazu führen, dass ein digitales Signal von der idealen Rechteckwelle abweicht.
Referenzen
- ^ Stuecheli, Jeffrey (Juni 2013). „Understanding and Mitigating Refresh Overheads in High-Density DDR4 DRAM Systems“ (PDF) . doi : 10.1145/2485922.248592 (inaktiv seit 1. Juli 2025) . Abgerufen am 6. Januar 2025 .
{{cite web}}: CS1 Wartung: DOI inaktiv ab Juli 2025 ( Link ) - ^ Veröffentlicht von Alex Watson, möglicherweise ein Repost vom Originalinhalt auf custompc.com [unklar] (27.11.2007). „Das Leben und die Zeit des modernen Motherboards“ . S. 8. Archiviert vom Original am 22. Juli 2012. Abgerufen am 23. Dezember 2016 .
- ^ Pelner, Jenny; Pelner, James. „Minimal Intel Architecture Boot Loader (323246)“ (PDF) . Intel . Abgerufen am 12. November 2022 .
Externe Lektüre
- DDR4 SDRAM – Timing-Parameter verstehen – Ressource für Hardware-Designer (systemverilog.io)
- DDR4-Übertaktungsleitfaden – erklärt die Optimierung der primären, sekundären und tertiären Timings von Intel- und AMD-Speichercontrollern
- Infinity Fabric Übertaktung auf Zen2/3
