Quad Data Rate (QDR) SRAM ist ein statischer RAM- Speicher , der bis zu vier Datenwörter pro Taktzyklus übertragen kann. Wie Double Data Rate (DDR) SDRAM überträgt auch QDR SRAM Daten sowohl an der steigenden als auch an der fallenden Flanke des Taktsignals. Diese Eigenschaft ermöglicht Lese- und Schreibvorgänge mit hohen Taktfrequenzen ohne Bandbreitenverlust durch Bus-Turnaround-Zyklen, wie er bei DDR SRAM auftritt. QDR SRAM verwendet zwei Takte – einen für Lese- und einen für Schreibdaten – und verfügt über separate Datenbusse (auch als separate I/O bezeichnet). DDR SRAM hingegen verwendet einen einzigen Takt und einen gemeinsamen Datenbus für Lese- und Schreibvorgänge (auch als Common I/O bezeichnet). Dadurch werden Probleme durch die Laufzeitverzögerung der Taktleitungen vermieden und gleichzeitige Lese- und Schreibvorgänge simuliert (auf dem Bus sichtbar, obwohl der Speicher intern weiterhin einen herkömmlichen Single-Port besitzt – die Operationen sind zwar pipelined, aber sequenziell).

Berücksichtigt man alle Daten-I/O-Signale, ist QDR-SRAM nicht doppelt so schnell wie DDR-SRAM, erreicht aber eine Effizienz von 100 %, wenn Lese- und Schreibvorgänge verschachtelt sind. Im Gegensatz dazu ist DDR-SRAM am effizientesten, wenn nur ein Anfragetyp kontinuierlich wiederholt wird, z. B. nur Lesezyklen. Werden Schreib- und Lesezyklen verschachtelt, gehen ein oder mehrere Zyklen für die Busumschaltung verloren, um Datenkonflikte zu vermeiden, was die Buseffizienz verringert. Die meisten SRAM-Hersteller fertigen QDR- und DDR-SRAM mit demselben Siliziumchip; die Unterschiede ergeben sich durch eine nachträgliche Selektion (z. B. durch das Durchbrennen einer Sicherung auf dem Chip).

QDR-SRAM wurde für Hochgeschwindigkeitskommunikations- und Netzwerkanwendungen entwickelt , bei denen der Datendurchsatz wichtiger ist als Kosten, Energieeffizienz oder Speicherdichte. Die Technologie wurde von Micron und Cypress entwickelt , später folgten IDT , NEC , Samsung und Renesas . Quad Data Rate II+ Memory wird derzeit von Cypress Semiconductor für strahlungsresistente Umgebungen entwickelt.

E/A

Takteingänge

4 Taktlinien:

  • Eingangstakt:
    • K
    • nicht-K oder /K
  • Ausgangstakt:
    • C
    • nicht-C oder /C

Steuereingänge

Zwei Steuerleitungen:

  • Schreibschutz aktivieren: /WPS
  • nicht-Lesen aktivieren: /RPS

Busse

Ein Adressbus und zwei Datenbusse:

  • Adressbus
  • Daten im Bus
  • Datenausgangsbus

Taktschema

  • Adressen
    • Die gelesene Adresse wurde bei steigender Flanke von C gespeichert.
    • Schreibadresse wird bei steigender Flanke von K gespeichert (im Burst-of-4-Modus, im Burst-of-2-Modus wird die steigende Flanke von Nicht-K verwendet).
  • Daten
    • Schreiben
      • Wenn /WPS niedrig ist
        • Ein Datenwort an Data In wird an der steigenden Flanke von K erfasst.
        • Das nächste Datenwort am Dateneingang wird an der steigenden Flanke von /K eingebunden.
    • Lesen
      • Ein Lesevorgang ist ein zweistufiger Prozess
      • Wenn /RPS niedrig ist
        • Die erste steigende Flanke von C speichert die gelesene Adresse A.
        • Die zweite steigende Flanke von C legt das Datenwort von Adresse A auf den Datenausgangsbus .
        • Die nächste steigende Flanke von /C legt das nächste Datenwort ab Adresse A+1 auf den Datenausgangsbus .
  • AN4065 QDR-II, QDR-II+, DDR-II, DDR-II+ Designhandbuch