Serielle Anwesenheitserkennung

In der Informatik ist die serielle Präsenzerkennung ( SPD ) ein standardisiertes Verfahren zum automatischen Zugriff auf Informationen über ein Speichermodul . Frühere 72-polige SIMMs enthielten fünf Pins, die fünf Bit paralleler Präsenzerkennungsdaten (PPD) lieferten, aber der 168-polige DIMM- Standard wurde auf serielle Präsenzerkennung umgestellt, um mehr Informationen zu kodieren. ^{[ 1 ]}

Beim Einschalten führt ein moderner Computer zunächst einen Power-On Self-Test (POST) durch. Seit Mitte der 1990er-Jahre beinhaltet dieser Prozess die automatische Konfiguration der vorhandenen Hardware. SPD (Speed ​​Pre-Integrated Memory) ist eine Speicherfunktion, die es dem Computer ermöglicht, den verfügbaren Speicher und die entsprechenden Speicherzugriffszeiten zu ermitteln.

Manche Computer passen sich Hardwareänderungen vollautomatisch an. In den meisten Fällen gibt es ein optionales Verfahren, um auf die BIOS- Parameter zuzugreifen und Einstellungen einzusehen und gegebenenfalls zu ändern. Es ist unter Umständen möglich, die Verwendung der SPD-Daten des Arbeitsspeichers zu steuern – Einstellungen auszuwählen, Speichertimings gezielt anzupassen oder die SPD-Daten sogar vollständig zu überschreiben (siehe Übertakten ).

Damit ein Speichermodul SPD unterstützt, schreiben die JEDEC -Standards vor, dass bestimmte Parameter in den unteren 128 Bytes (oder mehr, je nach Generation) eines EEPROMs auf dem Speichermodul gespeichert sein müssen. Diese Bytes enthalten Timing-Parameter, Hersteller, Seriennummer und weitere nützliche Informationen über das Modul. Geräte, die den Speicher nutzen, ermitteln automatisch wichtige Parameter des Moduls, indem sie diese Informationen auslesen. Beispielsweise können die SPD-Daten eines SDRAM- Moduls Informationen über die CAS-Latenz liefern , sodass das System diese ohne Benutzereingriff korrekt einstellen kann.

Die Firmware des SPD-EEPROMs wird über SMBus , eine Variante des I²C ^- Protokolls , angesteuert . Dadurch reduziert sich die Anzahl der Kommunikationspins am Modul auf nur zwei: ein Taktsignal und ein Datensignal. Das EEPROM teilt sich die Masse mit dem RAM, verfügt über einen eigenen Stromversorgungspin und drei zusätzliche Pins (SA0–2) zur Steckplatzidentifizierung, mit denen dem EEPROM eine eindeutige Adresse im Bereich 0x50–0x57 zugewiesen wird. Die Kommunikationsleitungen können nicht nur von bis zu acht Speichermodulen gemeinsam genutzt werden, sondern derselbe SMBus wird auch häufig auf Motherboards für Systemüberwachungsaufgaben wie das Auslesen von Versorgungsspannungen, CPU- Temperaturen und Lüfterdrehzahlen verwendet.

Vor der Einführung von SPD wurden Speicherchips mittels paralleler Präsenzerkennung (PPD) identifiziert. PPD nutzte für jedes Informationsbit einen separaten Pin, was bedeutete, dass aufgrund des begrenzten Platzes für Pins nur die Geschwindigkeit und Dichte des Speichermoduls gespeichert werden konnten.

Die erste SPD-Spezifikation wurde von JEDEC herausgegeben und von Intel im Rahmen der 1998 eingeführten PC100- Speicherspezifikation verschärft. ^{[ 2 ] [ 3 ] [ 4 ]} Die meisten Werte sind in binärkodierter Dezimalform angegeben . Das höchstwertige Nibble kann Werte von 10 bis 15 enthalten und in einigen Fällen auch höhere Werte. In solchen Fällen werden die Kodierungen für 1, 2 und 3 verwendet, um 16, 17 und 18 zu kodieren. Ein höchstwertiges Nibble von 0 ist für die Darstellung von „undefiniert“ reserviert.

Der SPD-ROM definiert bis zu drei DRAM-Timings für drei CAS-Latenzen, die durch gesetzte Bits in Byte 18 spezifiziert werden. Zuerst kommt die höchste CAS-Latenz (schnellster Takt), dann zwei niedrigere CAS-Latenzen mit progressiv niedrigeren Taktraten.

Das DDR-DIMM-SPD-Format ist eine Erweiterung des SDR-SDRAM-Formats. Hauptsächlich werden die Parameterbereiche neu skaliert, um höhere Geschwindigkeiten zu ermöglichen.

Der DDR2-SPD-Standard bringt einige Änderungen mit sich, ist aber im Großen und Ganzen mit dem oben genannten Standard vergleichbar. Eine bemerkenswerte Streichung ist die verwirrende und wenig genutzte Unterstützung für DIMMs mit zwei Ranks unterschiedlicher Größe.

Für die Zykluszeitfelder (Bytes 9, 23, 25 und 49), die im BCD-Format kodiert sind , sind einige zusätzliche Kodierungen für die Zehntelstelle definiert, um einige gängige Zeitangaben exakt darzustellen:

Der DDR3-SDRAM-Standard überarbeitet und vereinfacht das SPD-Inhaltslayout grundlegend. Anstelle mehrerer BCD-kodierter Nanosekundenfelder werden einige „Zeitbasis“-Einheiten hochpräzise spezifiziert, und verschiedene Timing-Parameter werden als Vielfache dieser Basiseinheit kodiert. ^{[ 8 ]} Darüber hinaus wurde die Praxis, unterschiedliche Zeitwerte abhängig von der CAS-Latenz anzugeben, aufgegeben; es gibt nun nur noch einen einzigen Satz von Timing-Parametern.

Revision 1.1 ermöglicht es, einige Parameter als „mittlere Zeitbasis“ plus eine (vorzeichenbehaftete, −128 + 127) „feine Zeitbasis“-Korrektur anzugeben. Die mittlere Zeitbasis beträgt üblicherweise 1/8 ns (125 ps), die feine Zeitbasis 1, 2,5 oder 5 ps. Aus Kompatibilitätsgründen mit früheren Versionen, denen diese Korrektur fehlt, wird der Wert der mittleren Zeitbasis in der Regel aufgerundet und die Korrektur negativ. Folgende Werte funktionieren auf diese Weise:

Die Speicherkapazität eines Moduls lässt sich aus den Bytes 4, 7 und 8 berechnen. Die Modulbreite (Byte 8) geteilt durch die Anzahl der Bits pro Chip (Byte 7) ergibt die Anzahl der Chips pro Rank. Diese kann dann mit der Kapazität pro Chip (Byte 4) und der Anzahl der Chip-Ränge auf dem Modul (üblicherweise 1 oder 2, aus Byte 7) multipliziert werden.

Der DDR4-SDRAM-Standard „Annex L“ für SPD ändert das verwendete EEPROM-Modul. Anstelle der alten AT24C02-kompatiblen 256-Byte-EEPROMs definiert JEDEC nun einen neuen, nicht standardisierten Typ EE1004 mit zwei Seiten auf SMBus-Ebene, die jeweils 256 Byte groß sind. Der neue Speicher verwendet weiterhin die alten Adressen 0x50–0x57, jedoch werden nun zusätzlich die Adressen 0x36 (SPA0) und 0x37 (SPA1) verwendet, um Befehle zur Auswahl der aktuell aktiven Seite für den Bus zu empfangen – eine Form des Bank-Switchings . ^{[ 11 ]} Intern ist jede logische Seite in zwei physische Blöcke mit je 128 Byte unterteilt, insgesamt also vier Blöcke mit 512 Byte. ^{[ 12 ]} Die übrige Semantik für „spezielle“ Adressbereiche bleibt unverändert, der Schreibschutz wird jedoch nun blockweise adressiert, und zum Ändern des Status ist eine hohe Spannung an SA0 erforderlich. ^{[ 13 ]}

Anhang L definiert verschiedene Layouts, die je nach Speichermodultyp in eine 512-Byte-Vorlage (von der maximal 320 Byte definiert sind) eingefügt werden können. Die Bitdefinitionen ähneln DDR3. ^{[ 12 ]}

Vorläufige Tabelle für DDR5, basierend auf der JESD400-5-Spezifikation. ^{[ 15 ]}

DDR5 erweitert die SPD-Tabelle auf 1024 Byte. Die SPD von DDR5 nutzt den I3C- Bus.

Es gibt drei Hauptgenerationen von EEPROMs gemäß JEDEC-Standards: den 256 Byte großen EE1002 für DDR3 und ältere Speichertypen, den 512 Byte großen EE1004 für DDR4 und den 1024 Byte großen „Hub“-EEPROM SPD5118 für DDR5. Der EE1002 ist der Standard-EEPROM der 24er-Serie. Der EE1004 ist der neuere EEPROM der 34er-Serie und unterscheidet sich hauptsächlich durch einen „Seitenumschalt“-Befehl, der den Zugriff auf den gesamten Inhalt ermöglicht (neben anderen Unterschieden). Der SPD5118 ist grundlegend anders.

Es gibt auch thermische Sensorversionen von EE1002 und EE1004, aber sie sprechen das gleiche Protokoll für ihren SPD-Teil.

Wie bereits erwähnt, verwendet SPD drei Pins zur Adressierung von bis zu 8 separaten Modulen von 0 bis 7. Dies trifft nur auf EE1002 und EE1004 zu; SPD5118 verwendet einen einzelnen Pin mit Erdungswiderständen zur Angabe der Modulidentität von 0 bis 7. ^{[ 16 ] : §2.7}

Für EE1002 und EE1004 liegt der I²C ^- Adressbereich zwischen 0x50 und 0x57. Sie verwenden außerdem den Adressbereich 0x30 bis 0x37, sofern sie nicht schreibgeschützt sind (siehe unten). Bei Verwendung eines zugehörigen Temperatursensors wird der Adressbereich 0x18 bis 0x1F genutzt. Alle diese Werte sind 7-Bit-I²C ^- Adressen, die aus einem Gerätetyp-Identifikationscode-Präfix (DTIC) mit SA0-2 bestehen: Um beispielsweise (1100) aus Steckplatz 3 zu lesen 110 0011 = 0x33, wird dies mit einem abschließenden Lese-/Schreibbit (R/W) kombiniert, um den 8-Bit-Geräteauswahlcode (Device Select Code) zu bilden. ^{[ 17 ]}

Der 5118 enthält zahlreiche Geräte. Der Hub selbst befindet sich wie zuvor im Bereich 0x50–0x57. Die lokalen Geräte werden über den Hub mittels I²C ^adressiert . ^{[ 16 ] : §2.7}

Der EE1002 verfügt über drei Schreibschutzebenen. Die Hardwareebene ist in Form eines WC#-Pins realisiert; bei Low-Pegel werden alle Schreibvorgänge verhindert. Die Softwareebene besteht aus wenigen Befehlen. Um den Software-Schreibschutz zu ändern, muss am Adresspin SA0 die Spannung V_{_HV} (anstelle der üblichen Logikspannungen 0 oder 1) angelegt werden, wobei für die anderen SA-Pins bestimmte Kombinationen erforderlich sind. Dadurch wird keine Unterscheidung der Steckplatz-IDs mehr vorgenommen. ^{[ 18 ]} Die letzte Ebene ist die „permanente“ Ebene; ein Befehl kann gesendet werden, um die ersten 128 Bytes dauerhaft unveränderlich zu machen. ^{[ 19 ]}

Der EE1004 besitzt keinen WC#-Pin und keine „permanente“ Schicht. Er verfügt über vier Befehle, um den Schreibschutzstatus jedes 64-Byte-Slices des Bausteins separat festzulegen (mit unterschiedlichen Parametern) und einen Befehl, um alle gleichzeitig zu löschen. Für diese Befehle ist wie zuvor die Ansteuerung von V_{_HV} erforderlich . ^{[ 20 ]}

The SPD5118 has two modes of protection. In the normal operating mode with the address pin connected to GND via a resistor, protection can only be added to 64-byte slices, not removed. In the "tester" mode with the address pin connected to GND directly however, these bits can be freely removed.^{[16]: §2.7} (The hub itself also has a number of volatile and non-volatile registers independent of the EEPROM part. Some registers are "password-protected", being neither readable nor writable unless the correct value is filled to the "password registers".)

On many newer computers with DDR4 or DDR5 DIMM, the UEFI/BIOS will mark SPD EEPROM as read-only if the boot-time memory initialization is completed. This makes software like Thaiphoon Burner difficult to modify SPD EEPROM.

The JEDEC standard only specifies some of the SPD bytes. The truly critical data (for up to DDR3) fits into the first 64 bytes,^{[6][7][21][22][23]} while some of the remainder is earmarked for manufacturer identification. However, a 256-byte EEPROM is standardized (for up to DDR3). A number of uses have been made of the remaining space.

Memory generally comes with conservative timing recommendations in the SPD ROM, to ensure basic functionality on all systems. Enthusiasts often spend considerable time manually adjusting the memory timings for higher speed. Enabling special configurations such as Intel XMP or AMD EXPO often requires additional testing to ensure system stability^[24] and may void CPU warranty if used out of the manufacturer’s published specifications.^[25][26][27]

Enhanced Performance Profiles is an extension of SPD, developed by Nvidia and Corsair, which includes additional information for higher-performance operation of DDR2 SDRAM, including supply voltages and command timing information not included in the JEDEC SPD spec. The EPP information is stored in the same EEPROM, but in bytes 99–127, which are unused by standard DDR2 SPD.^[28]

Die Parameter sind speziell auf den Speichercontroller der nForce 5- , nForce 6- und nForce 7 -Chipsätze abgestimmt. Nvidia empfiehlt die Unterstützung von EPP im BIOS für seine High-End-Mainboard-Chipsätze. Dies soll ein „ Übertakten mit einem Klick “ ermöglichen und so mit minimalem Aufwand eine höhere Leistung erzielen.

Nvidias Bezeichnung für EPP-Speicher, der hinsichtlich Leistung und Stabilität qualifiziert ist, lautet „SLI-fähiger Speicher“. ^{[ 29 ]} Der Begriff „SLI-fähiger Speicher“ hat zu Verwirrung geführt, da er nichts mit SLI-Video zu tun hat . EPP/SLI-Speicher kann mit einer einzelnen Grafikkarte (auch einer Nicht-Nvidia-Karte) verwendet werden, und ein SLI-Videosystem mit mehreren Grafikkarten ist auch ohne EPP/SLI-Speicher möglich.

Eine erweiterte Version, EPP 2.0, unterstützt auch DDR3-Speicher. ^{[ 30 ]}

Eine ähnliche, von Intel entwickelte JEDEC-SPD-Erweiterung wurde für DDR3-SDRAM -DIMMs entwickelt und später auch in DDR4- und DDR5-SDRAM verwendet . XMP nutzt die von JEDEC nicht zugewiesenen Bytes 176–255, um höherwertige Speichertimings zu kodieren. ^{[ 31 ]}

Später entwickelte AMD AMP, eine Technologie, die XMP entspricht, für seine „Radeon Memory“-Speichermodule, die für AMD-Plattformen optimiert sind. ^{[ 32 ] [ 33 ]} Darüber hinaus implementierten Mainboard-Hersteller eigene Technologien, um ihren AMD-basierten Mainboards das Auslesen von XMP-Profilen zu ermöglichen: MSI bietet A-XMP, ^{[ 34 ]} ASUS DOCP (Direct Over Clock Profile) und Gigabyte EOCP (Extended Over Clock Profile). ^{[ 35 ]}

Der Header enthält die folgenden Daten. Am wichtigsten ist der Wert für die „mittlere Zeitbasis“ MTB, angegeben als rationale Zahl in Nanosekunden (gängige Werte sind 1/8, 1/12 und 1/16 ns). Viele weitere Zeitwerte werden als ganzzahlige Anzahl von MTB-Einheiten ausgedrückt.

Ebenfalls im Header enthalten ist die Anzahl der DIMMs pro Speicherkanal, die das Profil unterstützen soll; die Einbeziehung von mehr DIMMs kann zu Problemen führen.

AMDs Extended Profiles for Overclocking (EXPO) ist eine JEDEC SPD-Erweiterung für DDR5 -DIMMs, die mit einem Klick ein automatisches Übertaktungsprofil auf den Arbeitsspeicher anwendet. ^{[ 37 ] [ 38 ]} AMD EXPO-zertifizierte DIMMs bieten optimierte Timings, die für Zen-4 -Prozessoren zertifiziert sind. ^{[ 39 ]} Im Gegensatz zu Intels geschlossenem XMP-Standard ist EXPO offen und lizenzgebührenfrei . ^{[ 38 ]} Er kann auf Intel-Plattformen verwendet werden. ^{[ 38 ]} Zum Marktstart im September 2022 sind 15 Partner-RAM-Kits mit EXPO-Zertifizierung und Geschwindigkeiten von bis zu 6400 MT/s erhältlich. ^{[ 40 ]}

Auf der Computex 2026 kündigte AMD EXPO Ultra Low Latency (EXPO ULL) an, eine Erweiterung von EXPO, die die Angabe zusätzlicher Sub-Timings ermöglicht, darunter t_{_REFI} (Refresh-Intervall), t_{_{RRD_S}} (RAS-zu-RAS-Verzögerung, kurz) und t _{_WR} (Schreibwiederherstellungszeit), sowie die Angabe der V_{_DDP}-Spannung. ^{[ 41 ] [ 42 ]} EXPO ULL ist mit bestehenden EXPO-kompatiblen Mainboards kompatibel, allerdings ist wahrscheinlich ein BIOS-Update erforderlich. ^{[ 42 ]} Für DDR5-6000 gab AMD eine Steigerung der durchschnittlichen FPS um 4 % und der Low-FPS um 1 % in 30 getesteten Spielen auf einem Ryzen 7 9700X Prozessor im Vergleich zu EXPO-DIMMs ohne ULL an. ^{[ 42 ]} AMD behauptete, dass EXPO-ULL-RAM-Kits „praktisch zum gleichen Preis“ wie EXPO-Kits ohne ULL angeboten würden. ^{[ 42 ]} G.Skill hingegen erwartete höhere Preise und begründete dies mit der Notwendigkeit einer strengeren Kategorisierung. ^{[ 43 ]}

Ein häufiger Missbrauch besteht darin, Informationen in bestimmte Speicherbereiche zu schreiben, um herstellerspezifische Speichermodule an ein bestimmtes System zu binden. Fujitsu Technology Solutions ist dafür bekannt, dies zu tun. Das Hinzufügen anderer Speichermodule zum System führt in der Regel zu einer Ablehnung oder anderen Gegenmaßnahmen (wie dem Drücken von F1 bei jedem Systemstart).

02 0E 00 01-00 00 00 EF-02 03 19 4D-BC 47 C3 46 ...........MGF 53 43 00 04-EF 4F 8D 1F-00 01 70 00-01 03 C1 CF SC...O....p..... 

Dies ist die Ausgabe eines 512-MB-Speichermoduls von Micron Technologies, das für Fujitsu-Siemens Computers gebrandet wurde. Beachten Sie die Zeichenfolge „FSC“ (46 53 43). Das System-BIOS lehnt Speichermodule ab, die diese Information nicht enthalten (ab Offset 128h).

Einige Packard Bell AMD-Laptops verwenden ebenfalls diese Methode. In diesem Fall können die Symptome variieren, es kann aber zu einem blinkenden Cursor anstelle eines Pieptonmusters führen. Dies kann übrigens auch ein Anzeichen für eine Beschädigung des BIOS sein. ^{[ 44 ]} Auch ein Upgrade von 2 GB auf 4 GB kann Probleme verursachen.

Die Hersteller von Speichermodulen schreiben die SPD-Informationen in den EEPROM des Moduls. Das BIOS des Motherboards liest die SPD-Informationen, um den Speichercontroller zu konfigurieren.

Der SMBus- Controller des Motherboards ermöglicht den direkten Zugriff auf SPDs (Single-Point-Distribution) eines angeschlossenen Speichermoduls. Einige Motherboard-Chipsätze erlauben die Auswahl eines Schreibschutzes für SPDs. Um diesen Zugriff zu ermöglichen, muss das Betriebssystem SMBus unterstützen, über geeignete Treiber für die EEPROMs verfügen und der SMBus des Motherboards muss mit den SPD-EEPROMs verbunden sein.

• (R) Unter Linux und FreeBSD dekodiert und gibt das von lm_sensors bereitgestellte Benutzerprogramm JEDEC-Standardinformationen zu jedem Speicher mit SPD-Informationen im Computer aus. Für SPD vor DDR4 wird entweder der Treiber „eeprom“ oder „at24“ (EEPROM der 24er-Serie) benötigt. Für DDR4 SPD wird entweder der Treiber „eeprom“ oder der Treiber „ee1004“ (EEPROMs der 34er-Serie gemäß JEDEC EE1004) benötigt. ^{[ 45 ] [ 46 ]} Auf älteren Linux-Distributionen war decode-dimms.pl Teil von lm_sensors . decode-dimmsi2c-tools
  • (W) Das eeprogTool von i2c-tools ermöglicht das Schreiben auf EEPROMs der Serie 24, d.h. bis zu DDR3.
• (RW) Unter Linux und FreeBSD liest und beschreibt das Python-Skript spd-eepromEEPROMs der Serien AT24 und EE1004. Es bietet ausschließlich rohes Lesen und Schreiben von SMBus-Daten, jedoch keine Dekodierung. Die Treiberanforderungen sind dieselben wie in ^{[ 47 ]}i2c-tools .
• (R) Bei OpenBSD 4.3+ und NetBSD 5.0+ greift der spdmem(4) -Treiber über den SMBus auf das EEPROM zu, um Informationen über Speichermodule bereitzustellen (nur den JEDEC-Standardteil).
• (R) Coreboot liest und verwendet SPD-Informationen, um alle Speichercontroller eines Computers hinsichtlich Timing, Größe und anderer Eigenschaften zu initialisieren. Coreboot ist als Firmware des Computers konzipiert und ersetzt das BIOS (oder ein UEFI -fähiges BIOS).
• (R) HWiNFO , CPU-Z und Speccy sind Microsoft Windows- Programme, die SPD-Informationen, einschließlich XMP und anderer Erweiterungen, lesen und anzeigen. ^{[ 48 ]}
• (RW) Thaiphoon Burner ( Abandonware ) ist ein Windows-Programm, das das Lesen und Schreiben von SPD-Daten von Speichermodulen bis zu DDR4 (einschließlich XMP) ermöglicht. SPDtool ist eine weitere Abandonware mit ähnlichem Zweck.

JEDEC definiert Standards für SMBus-adressierbare Temperatursensoren auf Speichermodulen. TS3000 ist der unabhängige Sensor für Speichermodule bis DDR3. TSE2002 ist der kombinierte SPD- und Temperatursensor für Speichermodule bis DDR3. TSE2004 ist der kombinierte SPD- und Temperatursensor für DDR4. SPD5118 ist der „Hub“, der Temperatur- und SPD-Sensoren für DDR5 integriert.

Einige Speichermodule (insbesondere in Gaming-PCs ) ^{[ 49 ]} unterstützen RGB-LEDs, die über proprietäre SMBus-Befehle gesteuert werden. Dies ermöglicht die Steuerung der LED-Farbe ohne zusätzliche Anschlüsse und Kabel. Windows-Kernel-Treiber verschiedener Hersteller, die zur Steuerung der LEDs benötigt werden, wurden allein im Jahr 2020 mehrfach ausgenutzt, um Zugriffe zu erlangen, die vom vollständigen Kernel-Speicherzugriff bis hin zur Steuerung von MSR und I/O-Ports reichen. ^{[ 50 ] [ 51 ] [ 52 ]}

Das SMBIOS übermittelt Daten über den Arbeitsspeicher vom BIOS an den Computer. Diese Informationen werden vom Programm dmidecode abgerufen, das unter Linux , FreeBSD , NetBSD , OpenBSD , BeOS , Cygwin und Solaris läuft . Es greift jedoch nicht auf die SPD-Informationen, sondern auf die SMBIOS-Informationen zu, weshalb die Daten möglicherweise unvollständig oder fehlerhaft sind. ^{[ 53 ]}

Durch Ausbau des EEPROM-Chips und dessen Verpflanzung an eine andere Stelle lässt sich ein direkterer SMBus-Zugriff erzielen. Dies trägt dazu bei, Störungen durch Chipsätze zu beseitigen.

Eine eher ungewöhnliche Verwendung alter Laptops ist die als universelle SMBus-Lesegeräte. Der interne EEPROM des Moduls kann deaktiviert werden, sobald das BIOS ihn ausgelesen hat, sodass der Bus frei zugänglich ist. Dazu werden die A0- und A1-Leitungen auf Low-Pegel gezogen, wodurch der interne Speicher abgeschaltet wird und das externe Gerät auf den SMBus zugreifen kann. Anschließend kann eine angepasste Linux-Distribution oder eine DOS-Anwendung auf das externe Gerät zugreifen. Ein häufiges Anwendungsbeispiel ist das Auslesen von Daten aus den Speicherchips von LCD-Panels, um ein universelles Panel in einen proprietären Laptop einzubauen.

Eine verwandte Technik besteht darin, den Chip von Webcams, die häufig in Laptops verbaut sind, neu zu beschreiben, da die Busgeschwindigkeit deutlich höher ist. Sie können sogar so modifiziert werden, dass Chips der 25er-Serie, die üblicherweise zur Speicherung des UEFI-ROMs eines Motherboards verwendet werden, zum Schutz vor Chipausfällen gelesen und beschrieben werden können.

Bei einigen Chips ist es außerdem ratsam, separate Schreibschutzleitungen zu verwenden, damit die Onboard-Chips während der Neuprogrammierung nicht gelöscht werden.

Dies funktioniert leider nur mit DDR3 und älteren Speichergenerationen, da DDR4 einen anderen Chip (Serie 34) verwendet, um den 512 Byte großen SPD (im Gegensatz zu den 256 Byte der früheren Generationen) zu unterstützen. Diese Chipschnittstelle (EE1004/TSE2004) teilt ihren Speicher in zwei Seiten auf und erfordert einen Seitenwechsel, um den gesamten Chip zu lesen oder zu beschreiben.

Manche Chipsätze können das Auslesen von EEPROM-Chips der 34er-Serie nicht korrekt ausführen, sodass das Auslesen unter Umständen fehlschlägt. Die Software gibt dann möglicherweise die Meldung „Inkompatibler SMBus-Treiber?“ zurück.

DDR5 verwendet ein noch komplexeres Design, den SPD5118 "Hub", der die Kapazität nochmals verdoppelt.

Ältere Geräte benötigen teilweise SIMMs mit paralleler Anwesenheitserkennung (häufiger einfach Anwesenheitserkennung oder PD genannt). Einige dieser Geräte, insbesondere IBM- Computer und Hewlett-Packard LaserJet -Drucker, verwenden nicht standardisierte PD-Codierung.

• Elektronisches Datenblatt des Wandlers