Der Begriff „Die-Shrink“ (manchmal auch „optischer Shrink“ oder „Prozess-Shrink “) bezeichnet die Verkleinerung von Metall-Oxid-Halbleiter- Bauelementen (MOS-Bauelementen). Durch die Verkleinerung eines Chips entsteht ein nahezu identischer Schaltkreis mithilfe eines fortschrittlicheren Fertigungsprozesses , der üblicherweise eine Weiterentwicklung der Lithografie- Technologieknoten beinhaltet . Dies reduziert die Gesamtkosten für Chiphersteller, da der Verzicht auf größere architektonische Änderungen am Prozessor die Forschungs- und Entwicklungskosten senkt und gleichzeitig die Herstellung von mehr Prozessorchips auf demselben Siliziumwafer ermöglicht , was zu geringeren Kosten pro verkauftem Produkt führt.

Die Verkleinerung der Chipgrößen ist der Schlüssel zu niedrigeren Preisen und höherer Leistung bei Halbleiterunternehmen wie Samsung , Intel , TSMC und SK Hynix sowie bei Fabless- Herstellern wie AMD (einschließlich des ehemaligen ATI ), NVIDIA und MediaTek .

Details

Beispiele aus den 2000er-Jahren sind die Verkleinerung des Emotion Engine- Prozessors der PlayStation 2 von Sony und Toshiba (von 180 nm CMOS im Jahr 2000 auf 90 nm CMOS im Jahr 2003) [ 1 ] , die unter dem Codenamen Cedar Mill entwickelten Pentium 4- Prozessoren (von 90 nm CMOS auf 65 nm CMOS) und Penryn Core 2 -Prozessoren (von 65 nm CMOS auf 45 nm CMOS), die unter dem Codenamen Brisbane entwickelten Athlon 64 X2 -Prozessoren (von 90 nm SOI auf 65 nm SOI ), verschiedene Generationen von GPUs von ATI und NVIDIA sowie verschiedene Generationen von RAM- und Flash- Speicherchips von Samsung, Toshiba und SK Hynix. Im Januar 2010 brachte Intel die Clarkdale Core i5- und Core i7 -Prozessoren auf den Markt, die in einem 32-nm -Verfahren gefertigt wurden , im Gegensatz zum vorherigen 45-nm -Verfahren, das in älteren Versionen der Nehalem -Prozessor -Mikroarchitektur verwendet wurde . Intel konzentrierte sich insbesondere früher darauf, durch regelmäßige Verkleinerungen der Chipgröße die Produktleistung mithilfe seines Tick-Tock-Modells zu verbessern . In diesem Geschäftsmodell folgt auf jede neue Mikroarchitektur (Tock) eine Verkleinerung der Chipgröße (Tick), um die Leistung mit derselben Mikroarchitektur zu optimieren. [ 2 ]

Die Verkleinerung von Chips ist für Endanwender vorteilhaft, da sie den Stromverbrauch jedes einzelnen Transistors beim Ein- und Ausschalten in Halbleiterbauelementen reduziert , während die Taktfrequenz des Chips gleich bleibt. Dies führt zu Produkten mit geringerem Stromverbrauch (und damit geringerer Wärmeentwicklung), höherem Taktfrequenzspielraum und niedrigeren Preisen. [ 2 ] Da die Herstellungskosten eines 200-mm- oder 300-mm-Siliziumwafers proportional zur Anzahl der Fertigungsschritte und nicht proportional zur Anzahl der Chips auf dem Wafer sind, ermöglicht die Verkleinerung von Chips eine höhere Chipdichte pro Wafer, was die Herstellungskosten pro Chip senkt.

Halbschrumpfung

Bei der CPU-Fertigung beinhaltet die Verkleinerung der Chipstruktur stets eine Anpassung an einen lithografischen Knoten gemäß ITRS (siehe Liste). Bei der GPU- und SoC- Fertigung erfolgt die Verkleinerung häufig auf einem nicht von ITRS definierten Knoten, beispielsweise auf den 150-nm-, 110-nm-, 80-nm-, 55-nm-, 20-nm- und aktuell 4-nm-Knoten, die auch als „Halbknoten“ bezeichnet werden. Dies stellt eine Zwischenlösung zwischen zwei ITRS-definierten lithografischen Knoten dar (daher der Name „Halbknoten-Verkleinerung“), bevor die weitere Verkleinerung auf die kleineren ITRS-definierten Knoten erfolgt. Dadurch lassen sich zusätzliche F&E-Kosten einsparen. Die Entscheidung, ob die Verkleinerung auf Vollknoten oder Halbknoten erfolgt, liegt beim Foundry und nicht beim IC-Designer.

Halbschrumpfung
Haupt-ITRS-Knoten Notlösungs-Halbknoten
250 nm220 nm
180 nm150 nm
130 nm110 nm
90 nm80 nm
65 nm55 nm
45 nm40 nm
32 nm28 nm
22 nm20 nm
14 nm12 nm [ 3 ]
10 nm8 nm
7 nm6 nm
5 nm4 nm
3 nmN / A

Siehe auch

Referenzen