In der Halbleiterfertigung definiert der Internationale Fahrplan für Bauelemente und Systeme (International Roadmap for Devices and Systems) den „5-nm“-Prozess als den MOSFET -Technologieknoten nach dem „7-nm“ -Knoten. Im Jahr 2020 nahmen Samsung und TSMC die Serienproduktion von „5-nm“-Chips auf, die unter anderem für Apple , Huawei , Mediatek , Qualcomm und Marvell gefertigt werden . [ 1 ] [ 2 ]

Die Bezeichnung „5 nm“ gibt nicht an, dass irgendeine physikalische Eigenschaft (wie Gate-Länge, Metallisierungsabstand oder Gate-Pitch) der Transistoren fünf Nanometer groß ist. Ursprünglich repräsentierte die Zahl im Namen eines Technologieknotens die Gate-Länge, doch ab etwa 2011 wich sie (von Intel ) von der tatsächlichen Länge ab und verwendete kleinere Werte. [ 3 ] Laut den Prognosen im aktualisierten „ International Roadmap for Devices and Systems“ (2021 ) der IEEE Standards Association Industry Connection wird für den 5-nm-Knoten eine Gate-Länge von 18 nm, ein kontaktierter Gate-Pitch von 51 nm und ein minimaler Metallisierungsabstand von 30 nm erwartet. [ 4 ] In der Praxis wird „5 nm“ von Mikrochip-Herstellern hauptsächlich als Marketingbegriff verwendet, um eine neue, verbesserte Generation von Silizium-Halbleiterchips zu bezeichnen. Diese zeichnet sich durch eine höhere Transistordichte (d. h. einen höheren Miniaturisierungsgrad), höhere Geschwindigkeit und geringeren Stromverbrauch im Vergleich zum vorherigen 7-nm-Prozess aus . [ 5 ] [ 6 ]

Geschichte

Hintergrund

Quantentunnel- Effekte durch die Gate-Oxidschicht von Transistoren mit Strukturgrößen von 7 nm und 5 nm ließen sich mit den bestehenden Halbleiterprozessen zunehmend schwerer beherrschen. [ 7 ] Einzeltransistor-Bauelemente unter 7 nm wurden erstmals Anfang der 2000er-Jahre von Forschern demonstriert. Im Jahr 2002 fertigte ein IBM- Forschungsteam um Bruce Doris, Omer Dokumaci, Meikei Ieong und Anda Mocuta einen 6-Nanometer -MOSFET in Silizium-auf-Isolator- Bauweise (SOI). [ 8 ] [ 9 ]

Im Jahr 2003 fertigte ein japanisches Forschungsteam bei NEC unter der Leitung von Hitoshi Wakabayashi und Shigeharu Yamagami den ersten 5-nm-MOSFET. [ 10 ] [ 11 ]

IMEC und Cadence stellten 2015 5-nm-Testchips her. Bei den hergestellten Testchips handelte es sich nicht um voll funktionsfähige Bauelemente, sondern sie dienten der Evaluierung der Strukturierung von Verbindungsschichten . [ 12 ] [ 13 ]

Im Jahr 2015 beschrieb Intel ein laterales Nanodraht-FET-Konzept (oder Gate-All-Around-FET) für den „5 nm“-Knoten. [ 14 ]

IBM gab 2017 die Entwicklung von 5-nm- Siliziumchips bekannt [ 15 ]. Diese Chips basieren auf Silizium-Nanoschichten in einer Gate-All-Around -Konfiguration (GAAFET) und stellen eine Abkehr vom üblichen FinFET- Design dar. Die verwendeten GAAFET-Transistoren bestehen aus drei übereinander gestapelten Nanoschichten, die vollständig von demselben Gate bedeckt sind. Ähnlich wie FinFETs üblicherweise mehrere nebeneinanderliegende Lamellen besitzen, die elektrisch eine Einheit bilden und ebenfalls vollständig von demselben Gate bedeckt sind. Der IBM-Chip hatte eine Fläche von 50 mm² und enthielt 600 Millionen Transistoren pro mm² , insgesamt also 30 Milliarden Transistoren (1667 nm² pro Transistor bzw. 41 nm tatsächlicher Transistorabstand). [ 16 ] [ 17 ]

Vermarktung

Im April 2019 gab Samsung Electronics bekannt, dass sie ihren Kunden seit dem vierten Quartal 2018 ihre Werkzeuge für den 5-nm-Prozess (5LPE) anbieten. [ 18 ] Ebenfalls im April 2019 verkündete TSMC den Beginn der Risikoproduktion für ihren 5-nm-Prozess (CLN5FF, N5) und stellte potenziellen Kunden die vollständigen Chipdesign-Spezifikationen zur Verfügung. Der N5-Prozess ermöglicht die EUV-Laserstrukturierung auf bis zu 14 Lagen, im Vergleich zu nur 5 bzw. 4 Lagen bei N6 und N7++. [ 19 ] Für die erwartete minimale Metallisierungsstruktur von 28 nm gilt SALELE als das beste Strukturierungsverfahren. [ 20 ]

Für ihren „5-nm“-Prozess begann Samsung mit der Prozessfehlerminimierung durch automatisierte Prüf- und Korrekturmaßnahmen, da in den Metall- und Durchkontaktierungsschichten stochastische (zufällige) Defekte auftraten. [ 21 ]

Im Oktober 2019 begann TSMC Berichten zufolge mit der Musterfertigung von 5-nm- A14-Prozessoren für Apple . [ 22 ] Auf der IEEE IEDM-Konferenz 2020 gab TSMC bekannt, dass ihr 5-nm-Prozess eine 1,84-fach höhere Dichte als ihr 7-nm-Prozess aufweist. [ 23 ] Auf der IEDM 2019 präsentierte TSMC zwei 5-nm-Varianten: eine DUV-Version mit einer 5,5-Spur-Zelle und eine (offizielle) EUV-Version mit einer 6-Spur-Zelle. [ 24 ] [ 25 ]

Im Dezember 2019 gab TSMC für seine 5-nm-Testchips mit einer Chipgröße von 17,92 mm² eine durchschnittliche Ausbeute von ca. 80 % und eine Spitzenausbeute von über 90 % pro Wafer bekannt . [ 26 ] Mitte 2020 behauptete TSMC, sein 5-nm-Prozess (N5) biete die 1,8-fache Dichte des 7-nm-Prozesses (N7) bei gleichzeitig 15 % höherer Geschwindigkeit bzw. 30 % geringerem Stromverbrauch. Eine verbesserte Unterversion (N5P oder N4) solle N5 um 5 % schneller machen bzw. den Stromverbrauch um 10 % senken. [ 27 ]

Am 13. Oktober 2020 kündigte Apple die neue iPhone-12 -Reihe mit dem A14-Chip an . Zusammen mit der Huawei Mate-40- Reihe, die den HiSilicon Kirin 9000 nutzt , waren der A14 und der Kirin 9000 die ersten Geräte, die im 5-nm-Verfahren von TSMC kommerziell gefertigt wurden. Später, am 10. November 2020, stellte Apple außerdem drei neue Mac-Modelle mit dem Apple M1 vor , einem weiteren 5-nm-Chip. Laut Semianalysis weist der A14-Prozessor eine Transistordichte von 134 Millionen Transistoren pro mm² auf . [ 28 ]

Im Oktober 2021 stellte TSMC mit N4P ein neues Mitglied seiner „5-nm“-Prozessfamilie vor. Verglichen mit N5 bot dieser Prozessknoten eine um 11 % höhere Leistung (6 % höher als N4), eine um 22 % höhere Energieeffizienz, eine um 6 % höhere Transistordichte und eine geringere Maskenanzahl. TSMC erwartete die ersten Tapeouts in der zweiten Jahreshälfte 2022. [ 29 ] [ 30 ]

Im Dezember 2021 kündigte TSMC ein neues Mitglied seiner „5-nm“-Prozessfamilie für HPC-Anwendungen an: N4X. Der Prozess zeichnet sich durch optimiertes Transistordesign und optimierte Strukturen, reduzierten Widerstand und Kapazität der Metallisierungsschichten sowie hochdichte MiM-Kondensatoren aus. Damals wurde erwartet, dass der Prozess bei 1,2 V und Versorgungsspannungen über 1,2 V eine bis zu 15 % höhere Leistung als N5 (bzw. bis zu 4 % als N4P) bieten würde. TSMC gab damals an, dass die Risikoproduktion von N4X voraussichtlich in der ersten Hälfte des Jahres 2023 anlaufen würde. [ 31 ] [ 32 ] [ 33 ]

Im Juni 2022 präsentierte Intel Details zum Intel-4-Prozess (vor der Umbenennung 2021 als „7 nm“ bekannt): Es handelt sich um den ersten Prozess des Unternehmens, der EUV nutzt, eine doppelt so hohe Transistordichte im Vergleich zu Intel 7 (vor der Umbenennung als „10 nm“ ESF (Enhanced Super Fin) bekannt), die Verwendung von kobaltbeschichtetem Kupfer für die fünf feinsten Verbindungsschichten, eine um 21,5 % höhere Leistung bei gleicher Leistungsaufnahme bzw. eine um 40 % geringere Leistungsaufnahme bei gleicher Frequenz und 0,65 V im Vergleich zu Intel 7 usw. Intels erstes Produkt, das mit Intel 4 gefertigt wurde, war Meteor Lake, das im zweiten Quartal 2022 in Betrieb genommen wurde und 2023 ausgeliefert werden sollte. [ 34 ] Intel 4 hat einen Kontakt-Gate-Pitch von 50 nm, einen Fin- und minimalen Metallisierungs-Pitch von 30 nm und eine Bibliothekshöhe von 240 nm. Die Metall-Isolator-Metall-Kapazität wurde auf 376 fF/µm² erhöht, was etwa dem Doppelten gegenüber Intel 7 entspricht. [ 35 ] Der Prozess wurde für HPC-Anwendungen optimiert und unterstützte Spannungen von <0,65 V bis >1,3 V. WikiChip schätzte die Transistordichte für Intel 4 auf 123,4 Mtr./mm², was dem 2,04-Fachen gegenüber 60,5 Mtr./mm² bei Intel 7 entspricht. Die SRAM-Zelle mit hoher Dichte skalierte jedoch nur um das 0,77-Fache (von 0,0312 auf 0,024 µm²) und die Hochleistungszelle um das 0,68-Fache (von 0,0441 auf 0,03 µm²) im Vergleich zu Intel 7. [ 36 ]

Am 27. September 2022 brachte AMD offiziell seine Ryzen-7000- Serie von Prozessoren auf den Markt, die auf dem TSMC-N5-Prozess und der Zen-4- Mikroarchitektur basieren. [ 37 ] Zen 4 war der erste Prozessor, bei dem der 5-nm-Prozess für x86-basierte Desktop-Prozessoren zum Einsatz kam. Im Dezember 2022 veröffentlichte AMD außerdem die Radeon-RX-7000-Serie von Grafikprozessoren auf Basis von RDNA 3 , die ebenfalls den TSMC-N5-Prozess nutzten. [ 38 ]

Am 26. August 2024 stellte IBM seinen Telum II-Prozessor vor, der auf Samsungs 5-nm-Prozess basiert.

Am 11. Dezember 2025 gab TechInsights bekannt, dass nach der Analyse des Kirin 9030-Prozessors, der das Huawei Mate 80 Pro Max-Smartphone antreibt, bestätigt wurde, dass der Kirin 9030 im N+3-Verfahren von SMIC hergestellt wird, einer „skalierten Weiterentwicklung“ des 7-nm-Verfahrens von SMIC. Dies deutet darauf hin, dass SMIC sich einem „echten 5-nm-Äquivalent ohne EUV-Lithographie“ annähert. [ 39 ]

Knoten

Der Transistor-Gate-Abstand wird auch als CPP (Contacted Poly Pitch) und der Verbindungsleitungsabstand auch als MMP (Minimum Metal Pitch) bezeichnet. [ 40 ] [ 41 ]

5 nm
IRDS- Roadmap 2017 [ 42 ]Samsung [ 43 ] [ 44 ] [ 45 ] [ 46 ] [ 47 ]TSMC [ 43 ]SMIC [ 39 ]
Prozessname 7 nm 5 nm 5LPE 5LPP N5 N5P N+3
Transistordichte (MTr/ mm² ) Unbekannt Unbekannt 126,9 [ 47 ]Unbekannt 138.2 [ 48 ] [ 49 ]120
SRAM-Bitzellengröße ( μm² ) 0,027 [ 50 ]0,020 [ 50 ]0,0262 [ 51 ]0,021 [ 51 ]0,026
Transistor-Gate-Abstand (nm) 48 42 57 51 57
Verbindungsabstand (nm) 28 24 36 Unbekannt 28 [ 52 ]32
Veröffentlichungsstatus 2019 2021 Risikoproduktion 2018 [ 18 ] Produktion 2020 Produktion 2022 Risikoproduktion 2019 [ 19 ] Produktion 2020 Risikoproduktion 2020 Produktion 2021 Produktion 2025 [ 39 ]

4 nm

Der Transistor-Gate-Abstand wird auch als CPP (Contacted Poly Pitch) und der Verbindungsleitungsabstand auch als MMP (Minimum Metal Pitch) bezeichnet. [ 40 ] [ 41 ]

4 nm
Samsung [ 43 ] [ 45 ] [ 46 ] [ 47 ] [ 53 ]TSMCIntel [ 54 ] [ 34 ]
Prozessname 4LPE SF4E4LPP SF44LPP+ SF4P4HPC SF4X4LPA SF4U N4N4P4N [ 55 ]N4X [ 31 ] [ 32 ] [ 33 ]N4C [ 56 ]4 [ 57 ] [ 58 ]
Transistordichte (MTr/ mm² ) 137 [ 47 ]UnbekanntUnbekanntUnbekannt 143,7 [ 59 ]UnbekanntUnbekanntUnbekannt 123,4–129,82 [ 60 ] [ 36 ] [ 61 ]
SRAM-Bitzellengröße ( μm² ) 0,0262 [ 51 ]UnbekanntUnbekanntUnbekannt UnbekanntUnbekanntUnbekanntUnbekannt 0,024 [ 51 ]
Transistor-Gate-Abstand (nm) 57UnbekanntUnbekanntUnbekannt 51UnbekanntUnbekanntUnbekannt 50 [ 61 ]
Verbindungsabstand (nm) 32UnbekanntUnbekanntUnbekannt 28UnbekanntUnbekanntUnbekannt 30 [ 61 ]
Veröffentlichungsstatus Risikoproduktion 2020 Produktion 2021Produktion 2022Produktion 2023Produktion im 1. Quartal 2025 [ 62 ]Produktion 2025 Risikoproduktion 2021 Produktion 2022Risikoproduktion 2022 Produktion 2022Produktion 2022Risikoproduktion bis H1 2023 2024 ProduktionProduktion 2025 Risikoproduktion 2022 [ 63 ] Produktion im 3. Quartal 2023 [ 64 ]

Jenseits von 4 nm

„3 nm“ ist die übliche Bezeichnung für die nächste Fertigungsstufe nach „5 nm“. Seit 2023 produziert TSMC Chips für ausgewählte Kunden, während Samsung und Intel dies für 2024 planen. [ 54 ] [ 65 ] [ 66 ] [ 67 ]

„3,5 nm“ wurde auch als Bezeichnung für den ersten Knoten jenseits von „5 nm“ verwendet. [ 68 ]

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