LPDDR

Low-Power Double Data Rate ( LPDDR ) ist ein Typ von synchronem dynamischem Direktzugriffsspeicher (SDRAM), der im Vergleich zu herkömmlichem Speicher weniger Strom verbraucht. Er wird häufig in Smartphones , Tablet-Computern und Laptops eingesetzt , wo ein geringer Stromverbrauch für die Akkulaufzeit wichtig ist. Aus diesem Grund wurden frühere Versionen dieser Technologie auch als Mobile DDR bezeichnet .

LPDDR unterscheidet sich sowohl im Design als auch in den Funktionen von Standard -DDR-SDRAM und eignet sich aufgrund seiner Modifikationen besser für mobile Geräte. Im Gegensatz zu DDR, das üblicherweise in austauschbaren Modulen verbaut ist, wird LPDDR in der Regel direkt auf die Hauptplatine des Geräts gelötet, um Platz zu sparen und die Effizienz zu steigern. Obwohl LPDDR eine ähnliche Namenskonvention wie DDR-Speicher verwendet (z. B. LPDDR4 und DDR4), folgen beide unterschiedlichen Entwicklungsstandards, und die Versionsnummern geben nicht an, dass sie dieselben Technologien nutzen. ^{[ 1 ]} Der LPDDR-Standard wird von der JEDEC Solid State Technology Association entwickelt und gepflegt .

Im Gegensatz zu Standard-SDRAM, das in stationären Geräten und Laptops verwendet wird und üblicherweise über einen 64 Bit breiten Speicherbus angebunden ist, ermöglicht LPDDR auch 16 oder 32 Bit breite Kanäle. ^{[ 2 ]}

Die Versionen „E“ und „X“ kennzeichnen erweiterte Ausführungen der Spezifikationen. Sie ermöglichen in der Regel eine Übertaktung des Speicherarrays um 33 %.

Wie bei Standard-SDRAM verdoppeln die meisten Generationen die interne Abrufgröße und die externe Übertragungsgeschwindigkeit; DDR4 und LPDDR5 bilden hier die Ausnahme.

Der ursprüngliche stromsparende DDR-Speicher (manchmal rückwirkend auch LPDDR1 genannt ), der 2006 auf den Markt kam, ist eine leicht modifizierte Form des DDR-SDRAM , bei der verschiedene Änderungen vorgenommen wurden, um den Gesamtstromverbrauch zu reduzieren.

Am wichtigsten ist die Reduzierung der Versorgungsspannung von 2,5 auf 1,8 V. Weitere Einsparungen ergeben sich durch temperaturkompensierte Aktualisierung (DRAM muss bei niedrigen Temperaturen seltener aktualisiert werden), partielle Array-Selbstaktualisierung und einen „Tiefen-Energiesparmodus“, der den gesamten Speicherinhalt löscht. Zudem sind die Chips kleiner und benötigen weniger Platz auf der Platine als ihre Pendants für stationäre Geräte. Samsung und Micron gehören zu den Hauptanbietern dieser Technologie, die in Tablets und Smartphones wie dem iPhone 3GS , dem ersten iPad , dem Samsung Galaxy Tab 7.0 und dem Motorola Droid X zum Einsatz kommt . ^{[ 3 ]}

Im Jahr 2009 veröffentlichte die Normungsorganisation JEDEC den Standard JESD209-2, der eine grundlegend überarbeitete DDR-Schnittstelle mit niedrigem Stromverbrauch definierte. ^{[ 4 ] [ 5 ]} Diese ist weder mit DDR1- noch mit DDR2-SDRAM kompatibel , unterstützt aber folgende Speichertypen:

• LPDDR2-S2: 2 n Prefetch-Speicher (wie DDR1),
• LPDDR2-S4: 4 n Prefetch-Speicher (wie DDR2) oder
• LPDDR2-N: Nichtflüchtiger ( NAND-Flash- )Speicher.

Die Energiesparmodi ähneln dem Basis-LPDDR, bieten aber zusätzlich einige Optionen zur partiellen Array-Aktualisierung.

Die Timing-Parameter sind für LPDDR-200 bis LPDDR-1066 (Taktfrequenzen von 100 bis 533 MHz) spezifiziert.

Bei einer Betriebsspannung von 1,2 V multiplexiert LPDDR2 die Steuer- und Adressleitungen auf einen 10-Bit -CA-Bus mit doppelter Datenrate . Die Befehle ähneln denen von normalem SDRAM , mit Ausnahme der Neuzuordnung der Vorlade- und Burst-Terminierungs-Opcodes:

Das Spaltenadressbit C0 wird nie übertragen und wird als Null angenommen. Burst-Übertragungen beginnen daher immer bei geraden Adressen.

LPDDR2 verfügt außerdem über einen aktiv-niedrigen Chip-Select (bei hohem Pegel ist alles NOP) und ein Clock-Enable-Signal (CKE), die wie SDRAM funktionieren. Ebenso wie bei SDRAM wählt der Befehl, der in dem Zyklus gesendet wird, in dem CKE zum ersten Mal abfällt, den Energiesparzustand aus.

• Wenn der Chip aktiv ist, friert er ein.
• Wenn der Befehl ein NOP ist ( CS low oder CA0–2 = HHH), befindet sich der Chip im Leerlauf.
• Wenn es sich bei dem Befehl um einen Aktualisierungsbefehl handelt (CA0–2 = LLH), wechselt der Chip in den Selbstaktualisierungszustand.
• Bei einem Burst-Terminierungsbefehl (CA0–2 = HHL) wechselt der Chip in den Tiefenabschaltzustand. (Zum Verlassen des Zustands ist eine vollständige Reset-Sequenz erforderlich.)

Die Modusregister wurden im Vergleich zu herkömmlichem SDRAM deutlich erweitert und verfügen nun über einen 8-Bit-Adressraum sowie die Möglichkeit, diese auszulesen. Obwohl sie kleiner als ein serielles Präsenzerkennungs -EEPROM sind, enthalten sie genügend Informationen, um ein solches überflüssig zu machen.

S2-Geräte mit weniger als 4  Gbit /s und S4-Geräte mit weniger als 1 Gbit/s verfügen nur über vier Speicherbänke. Sie ignorieren das BA2-Signal und unterstützen keine Aktualisierung pro Speicherbank.

Nichtflüchtige Speicher verwenden keine Refresh-Befehle und weisen den Precharge-Befehl der Übertragung der Adressbits A20 und höher zu. Die niederwertigen Bits (A19 und höher) werden mit einem nachfolgenden Activate-Befehl übertragen. Dieser überträgt die ausgewählte Zeile aus dem Speicherarray in einen von vier oder acht (ausgewählt durch die BA-Bits) Zeilendatenpuffern, aus denen sie mit einem Read-Befehl gelesen werden kann. Im Gegensatz zu DRAM sind die Bankadressbits nicht Teil der Speicheradresse; jede Adresse kann in jeden Zeilendatenpuffer übertragen werden. Ein Zeilendatenpuffer kann je nach Speichertyp zwischen 32 und 4096 Byte lang sein. Bei Zeilen mit mehr als 32 Byte werden einige der niederwertigen Adressbits im Activate-Befehl ignoriert. Bei Zeilen mit weniger als 4096 Byte werden einige der höherwertigen Adressbits im Read-Befehl ignoriert.

Nichtflüchtiger Speicher unterstützt den Schreibbefehl für Zeilendatenpuffer nicht. Stattdessen unterstützen Steuerregister in einem speziellen Adressbereich Lese- und Schreibbefehle, mit denen das Speicherarray gelöscht und programmiert werden kann.

Im Mai 2012 veröffentlichte JEDEC den Standard JESD209-3 für energieeffiziente Speicherbausteine. ^{[ 6 ] [ 7 ] [ 8 ]} Im Vergleich zu LPDDR2 bietet LPDDR3 eine höhere Datenrate, größere Bandbreite und Energieeffizienz sowie eine höhere Speicherdichte. LPDDR3 erreicht eine Datenrate von 1600 MT/s und nutzt wichtige neue Technologien: Write-Leveling und Command/Address Training ^{[ 9 ]} , optionale On-Die-Terminierung (ODT) und geringe I/O-Kapazität. LPDDR3 unterstützt sowohl Package-on-Package (PoP) als auch diskrete Gehäuse.

Die Befehlskodierung ist identisch mit LPDDR2 und verwendet einen 10-Bit-CA-Bus mit doppelter Datenrate. ^{[ 7 ]} Der Standard spezifiziert jedoch nur 8n - Prefetch-DRAM und beinhaltet keine Flash-Speicherbefehle.

Zu den Produkten, die LPDDR3 verwenden, gehören das MacBook Air (2013), das iPhone 5S , das iPhone 6 , das Nexus 10 , das Samsung Galaxy S4 (GT-I9500) sowie das Microsoft Surface Pro 3 und 4. ^{[ 10 ]} LPDDR3 etablierte sich 2013 als Standard und arbeitet mit 800 MHz DDR (1600 MT/s). Die Bandbreite ist vergleichbar mit der von PC3-12800- Notebook-Speicher im Jahr 2011 (12,8 GB/s). ^{[ 11 ]} Um diese Bandbreite zu erreichen, muss der Controller Dual-Channel-Speicher implementieren. Dies ist beispielsweise beim Exynos 5 Dual ^{[ 12 ] und dem 5 Octa [ 13 ]} der Fall .

Eine verbesserte Version der Spezifikation namens LPDDR3E erhöht die Datenrate auf 2133 MT/s. Samsung Electronics stellte die ersten 4-  Gigabit -LPDDR3-Module der 20-nm-Klasse vor, die Daten mit bis zu 2133 MT/s übertragen können – mehr als die doppelte Leistung des älteren LPDDR2 mit nur 800 MT/s. ^{[ 14 ]} Diverse SoCs verschiedener Hersteller unterstützen nativ 800-MHz-LPDDR3-RAM. Dazu gehören der Snapdragon 600 und 800 von Qualcomm ^{[ 15 ]} sowie einige SoCs der Exynos- und Allwinner- Serien.

Am 14. März 2012 veranstaltete JEDEC eine Konferenz, um zu erörtern, wie zukünftige Anforderungen an Mobilgeräte kommende Standards wie LPDDR4 beeinflussen werden. ^{[ 16 ]} Am 30. Dezember 2013 gab Samsung die Entwicklung des ersten 20-nm-LPDDR4-Speichers mit 8 Gigabit (1 GB) bekannt, der Daten mit 3.200 MT/s übertragen kann. Damit bietet er eine um 50 Prozent höhere Leistung als der schnellste LPDDR3-Speicher und verbraucht bei 1,1 Volt rund 40 Prozent weniger Energie. ^{[ 17 ] [ 18 ]}

Am 25. August 2014 veröffentlichte JEDEC den JESD209-4 LPDDR4 Low Power Memory Device Standard. ^{[ 19 ] [ 20 ]}

Zu den wesentlichen Änderungen gehören:

• Verdopplung der Schnittstellengeschwindigkeit und zahlreiche daraus resultierende elektrische Änderungen, einschließlich der Umstellung des I/O-Standards auf Low-Voltage Swing-Terminated Logic (LVSTL).
• Verdopplung der internen Vorabrufgröße und der minimalen Übertragungsgröße
• Umstellung von einem 10-Bit-DDR-Befehls-/Adressbus auf einen 6-Bit-SDR-Bus
• Umstellung von einem 32 Bit breiten Bus auf zwei unabhängige 16 Bit breite Busse
• Die Selbstaktualisierung wird durch spezielle Befehle aktiviert und nicht durch die CKE-Leitung gesteuert.

Der Standard definiert SDRAM-Gehäuse mit zwei unabhängigen 16-Bit-Zugriffskanälen, die jeweils mit bis zu zwei Chips pro Gehäuse verbunden sind. Jeder Kanal ist 16 Datenbits breit, verfügt über eigene Steuer-/Adresspins und ermöglicht den Zugriff auf 8 DRAM-Bänke. Das Gehäuse kann daher auf drei Arten angeschlossen werden:

• Datenleitungen und Steuerleitungen sind parallel an einen 16-Bit-Datenbus angeschlossen, und nur die Chipauswahl ist pro Kanal unabhängig angeschlossen.
• Zu zwei Hälften eines 32 Bit breiten Datenbusses und den Steuerleitungen parallel, einschließlich der Chipauswahl.
• Zu zwei unabhängigen 16-Bit breiten Datenbussen

Jeder Chip bietet 4, 6, 8, 12 oder 16  Gigabit Speicher, jeweils zur Hälfte pro Kanal. Somit ist jede Speicherbank ein Sechzehntel der Gerätegröße. Der Speicher ist in die entsprechende Anzahl (16  K bis 64 K) von 16384-Bit-Zeilen (2048 Byte) unterteilt. Eine Erweiterung auf 24 und 32 Gigabit ist geplant, es ist jedoch noch nicht entschieden, ob dies durch Erhöhung der Zeilenanzahl, der Zeilenbreite oder der Anzahl der Speicherbänke erfolgen wird.

Es werden auch größere Gehäuse definiert, die die doppelte Breite (vier Kanäle) und bis zu vier Chips pro Kanalpaar (insgesamt 8 Chips pro Gehäuse) bieten.

Der Datenzugriff erfolgt in Blöcken von entweder 16 oder 32 Übertragungen (256 oder 512 Bit, 32 oder 64 Byte, 8 oder 16 DDR-Zyklen). Die Blöcke müssen an 64-Bit-Grenzen beginnen.

Da die Taktfrequenz höher und die minimale Burstlänge länger als bei früheren Standards ist, können Steuersignale stärker gemultiplext werden, ohne dass der Befehls-/Adressbus zum Flaschenhals wird. LPDDR4 multiplexiert die Steuer- und Adressleitungen auf einen 6-Bit-CA-Bus mit einfacher Datenrate. Befehle benötigen zwei Taktzyklen, und Operationen zur Adresskodierung (z. B. Zeile aktivieren, Spalte lesen oder schreiben) benötigen zwei Befehle. Um beispielsweise einen Lesevorgang von einem inaktiven Chip anzufordern, sind vier Befehle erforderlich, die acht Taktzyklen in Anspruch nehmen: Aktivieren-1, Aktivieren-2, Lesen, CAS-2.

Die Chip-Select-Leitung (CS) ist aktiv ( High) . Der erste Zyklus eines Befehls wird durch den High-Pegel der Chip-Select-Leitung gekennzeichnet; im zweiten Zyklus ist sie Low.

Der CAS-2-Befehl wird als zweite Hälfte aller Befehle verwendet, die eine Datenübertragung über den Datenbus durchführen, und liefert niederwertige Spaltenadressbits:

• Lesebefehle müssen an einer Spaltenadresse beginnen, die ein Vielfaches von 4 ist; es gibt keine Möglichkeit, ein von Null verschiedenes C0- oder C1-Adressbit an den Speicher zu übermitteln.
• Schreibbefehle müssen an einer Spaltenadresse beginnen, die ein Vielfaches von 16 ist; C2 und C3 müssen für einen Schreibbefehl null sein.
• Auf das Lesen des Modusregisters und einige Mehrzweckbefehle muss außerdem ein CAS-2-Befehl folgen, allerdings müssen alle Spaltenbits auf Null (Low) gesetzt sein.

Die Burstlänge kann auf 16, 32 oder dynamisch über das BL-Bit von Lese- und Schreibvorgängen wählbar konfiguriert werden.

Einem von acht Datenleitungen ist ein DMI-Signal (Datenmaskierungs-/Invertierungssignal) zugeordnet. Dieses Signal minimiert die Anzahl der Bits, die während der Datenübertragung auf High-Pegel gesetzt werden. Im High-Pegel werden die übrigen acht Bits sowohl vom Sender als auch vom Empfänger invertiert. Enthält ein Byte fünf oder mehr Einsen, kann das DMI-Signal zusammen mit maximal drei Datenleitungen auf High-Pegel gesetzt werden. Da die Signalleitungen auf Low-Pegel abgeschlossen werden, reduziert dies den Stromverbrauch.

(Eine alternative Verwendungsmöglichkeit, bei der DMI verwendet wird, um die Anzahl der Datenleitungen, die bei jeder Übertragung umgeschaltet werden , auf maximal 4 zu begrenzen, minimiert das Übersprechen. Dies kann vom Speichercontroller während Schreibvorgängen verwendet werden, wird aber von den Speichergeräten nicht unterstützt.)

Die Datenbusinversion kann für Lese- und Schreibvorgänge separat aktiviert werden. Bei maskierten Schreibvorgängen (die einen separaten Befehlscode verwenden) hängt die Funktion des DMI-Signals davon ab, ob die Schreibinversion aktiviert ist.

• Wenn DBI beim Schreiben deaktiviert ist, signalisiert ein hoher DMI-Wert, dass das entsprechende Datenbyte ignoriert und nicht geschrieben werden soll.
• Wenn DBI beim Schreiben aktiviert ist, bedeutet ein niedriger Pegel bei DMI in Kombination mit einem Datenbyte, bei dem 5 oder mehr Bits gesetzt sind, dass das Datenbyte ignoriert und nicht geschrieben werden soll.

LPDDR4 verfügt außerdem über einen Mechanismus zur gezielten Zeilenaktualisierung, um Datenbeschädigungen durch „ Zeilenhammer “ benachbarter Zeilen zu vermeiden. Eine spezielle Sequenz aus drei Aktivierungs-/Vorladesequenzen legt die Zeile fest, die häufiger als ein vom Gerät festgelegter Schwellenwert (200.000 bis 700.000 pro Aktualisierungszyklus) aktiviert wurde. Intern aktualisiert das Gerät die physisch benachbarten Zeilen anstatt der im Aktivierungsbefehl angegebenen Zeile. ^{[ 21 ] [ 20 ] : 153–54}

Samsung Semiconductor schlug eine LPDDR4-Variante namens LPDDR4X vor. ^{[ 22 ] : 11} LPDDR4X ist bis auf die Reduzierung der I/O-Spannung (Vddq) von 1,1 V auf 0,6 V identisch mit LPDDR4 und spart dadurch zusätzlich Energie. Am 9. Januar 2017 kündigte SK Hynix 8- und 16-GB-LPDDR4X-Gehäuse an. ^{[ 23 ] [ 24 ]} JEDEC veröffentlichte den LPDDR4X-Standard am 8. März 2017. ^{[ 25 ]} Neben der niedrigeren Spannung umfasst die Verbesserung eine Single-Channel-Die-Option für kleinere Anwendungen, neue MCP-, PoP- und IoT-Gehäuse sowie zusätzliche Definitions- und Timing-Verbesserungen für die höchste Geschwindigkeitsklasse von 4266 MT/s.

Am 19. Februar 2019 veröffentlichte JEDEC den JESD209-5, Standard für Low Power Double Data Rate 5 (LPDDR5). ^{[ 26 ]}

Samsung gab im Juli 2018 bekannt, dass es funktionierende Prototypen von LPDDR5-Chips gibt. LPDDR5 bringt folgende Änderungen mit sich: ^{[ 27 ]}

• Die Datenübertragungsrate wurde auf 6400 Mbit/s pro Pin erhöht.
• Es werden differentielle Takte verwendet (3200 MHz, DDR).
• Prefetch wird nicht erneut verdoppelt, sondern bleibt bei 16 n
• Die Anzahl der Banken wurde auf 16 erhöht, aufgeteilt in vier DDR4- ähnliche Bankengruppen.
• Energiesparende Verbesserungen: ^{[ 26 ]}
  • Data-Copy- und Write-X-Befehle (alle Einsen oder alle Nullen) zur Verringerung der Datenübertragung
  • Dynamische Frequenz- und Spannungsskalierung
• Eine neue Taktarchitektur, bei der Befehle einen Master-Takt (CK) mit Viertelgeschwindigkeit verwenden, während Daten mit Write Clock (WCK) und Read Strobe (RDQS) Signalen in voller Geschwindigkeit übertragen werden, die nur bei Bedarf aktiviert werden ^{[ 26 ].}
• Ein Satz Takte mit voller Geschwindigkeit pro Byte (im Vergleich zu pro 16 Bit bei LPDDR4)
• Der Clock Enable (CKE)-Pin wird entfernt; stattdessen wird der Energiesparmodus über einen Befehl über den CA-Bus aktiviert und bleibt so lange aktiv, bis das Chip-Select -Signal das nächste Mal auf High-Pegel geht.

AMD Van Gogh, Intel Tiger Lake , Apple Silicon (M1 Pro, M1 Max, M1 Ultra, M2 und A16 Bionic), Huawei Kirin 9000 und Snapdragon 888 Speichercontroller unterstützen LPDDR5.

Durch die Verdopplung der Übertragungsrate und die Viertelung der Mastertaktfrequenz ergibt sich ein Mastertakt mit der halben Frequenz eines vergleichbaren LPDDR4-Takts. Der Befehlsbus (CA) wird auf 7 Bit erweitert, und Befehle werden mit der doppelten Datenrate übertragen, sodass die Befehlsübertragung letztendlich der Rate von LPDDR4 entspricht.

Im Vergleich zu früheren Standards hat sich die Nomenklatur für Spaltenadressen geändert. Sowohl LPDDR4 als auch LPDDR5 unterstützen bis zu 10 Bit Spaltenadresse, die Bezeichnungen sind jedoch unterschiedlich. Die Spalten C0–C9 von LPDDR4 wurden in B0–B3 und C0–C5 umbenannt. Wie bei LPDDR4 müssen Schreibvorgänge an einer durch 16 teilbaren Adresse beginnen, wobei B0–B3 auf Null gesetzt sein muss. Lesevorgänge hingegen können die Übertragung eines Datenpakets in einer anderen Reihenfolge anfordern, indem für B3 ein Wert ungleich Null angegeben wird.

Wie bei LPDDR4 sind zum Lesen bestimmter Daten vier Befehle erforderlich: zwei Aktivierungsbefehle zur Auswahl einer Zeile, gefolgt von einem CAS- und einem Lesebefehl zur Auswahl einer Spalte. Anders als bei LPDDR4 erfolgt der CAS-Befehl vor dem Lese- oder Schreibbefehl. Tatsächlich ist seine Bezeichnung etwas irreführend, da er gar keine Spalte auswählt. Seine Hauptfunktion besteht vielmehr darin, den DRAM auf den unmittelbar bevorstehenden Start des Hochgeschwindigkeits-WCK-Takts vorzubereiten. Die Bits WS_FS, WS_RD und WS_WR legen verschiedene Timings fest. Die Optionen _RD und _WR sind für einen unmittelbar folgenden Lese- oder Schreibbefehl optimiert, während die Option _FS den Takt sofort startet und mehrere Lese- oder Schreibvorgänge mit Zugriff auf mehrere Speicherbänke ermöglicht.

CAS spezifiziert auch die Option „write X“. Wenn das WRX-Bit gesetzt ist, werden beim Schreiben keine Daten übertragen, sondern der Datenblock wird – gesteuert durch das WXS-Bit (write-X select) – mit Nullen oder Einsen gefüllt. Dies dauert genauso lange, spart aber Energie.

Zusätzlich zu den üblichen 16er-Bursts gibt es Befehle zur Durchführung von Bursts doppelter Länge von 32. Lesevorgänge (aber nicht Schreibvorgänge) können mithilfe der Bits C0 und B3 eine Startposition innerhalb des 32-Wort-ausgerichteten Bursts angeben.

Am 28. Juli 2021 veröffentlichte JEDEC den JESD209-5B, Standard für Low Power Double Data Rate 5/5X (LPDDR5/5X) ^{[ 30 ]} mit folgenden Änderungen:

• Geschwindigkeitserweiterung auf bis zu 8533 Mbit/s
• Signalintegritätsverbesserungen durch Sende-/Empfangsentzerrung
• Zuverlässigkeitsverbesserungen durch die neue Funktion „Adaptives Aktualisierungsmanagement“

Am 9. November 2021 gab Samsung die Entwicklung des branchenweit ersten LPDDR5X-DRAM bekannt. Samsungs Implementierung umfasst 16-Gigabit-Chips (2 GB) im 14-nm-Verfahren mit Modulen, die bis zu 32 Chips (64 GB) in einem einzigen Gehäuse enthalten. Laut Samsung verbrauchen die neuen Module 20 % weniger Strom als LPDDR5. ^{[ 31 ]} Andrei Frumusanu von AnandTech zufolge wurde LPDDR5X in SoCs und anderen Produkten für die Gerätegeneration 2023 erwartet. ^{[ 32 ]}

Am 19. November 2021 gab Micron bekannt, dass Mediatek seinen LPDDR5X-DRAM für den Mediatek Dimensity 9000 5G SoC validiert hat. ^{[ 33 ]}

Am 25. Januar 2023 kündigte SK Hynix „Low Power Double Data Rate 5 Turbo“ (LPDDR5T)-Chips mit einer Bandbreite von 9,6 Gbit/s an. ^{[ 34 ]} Sie arbeiten im extrem niedrigen Spannungsbereich vonDie von JEDEC festgelegte Spannung von 1,01–1,12 V wurde als LPDDR5X-9600 in den LPDDR5X-Standard integriert, wodurch „LPDDR5T“ zu einer Markenbezeichnung wurde. ^{[ 35 ]} MediaTek Dimensity 9300 und Qualcomm Snapdragon 8 Gen 3 unterstützen LPDDR5T.

Am 17. April 2024 kündigte Samsung Electronics LPDDR5X-10700 an, das im Vergleich zu früheren LPDDR5X-Generationen eine um 25 % höhere Bandbreite, eine um 30 % höhere Kapazität und eine um 25 % verbesserte Energieeffizienz bietet. Dies wird durch ein neues 12-nm-Verfahren erreicht , das die Chips effizienter macht und gleichzeitig so klein ist, dass Kapazitäten von bis zu 32 GB in einem einzigen Gehäuse untergebracht werden können. ^{[ 36 ]}

Am 16. Juli 2024 schloss Samsung die Validierung des branchenweit schnellsten LPDDR5X-DRAM ab, der mit Geschwindigkeiten von bis zu 10,7 Gbit/s arbeiten kann und im kommenden Flaggschiff-SoC Dimensity 9400 von MediaTek zum Einsatz kommen soll. ^{[ 1 ]}

Am 9. Juli 2025 veröffentlichte JEDEC den JESD209-6, Standard für Low Power Double Data Rate 6 (LPDDR6) ^{[ 37 ]} mit folgenden Änderungen:

• Geschwindigkeitserweiterung auf 10,6–14,4 Gbit/s/Pin
• CA-Bus weiter auf 4 Bit verengt
• Datenbusbreite von 12 Bit pro Kanal
• Serien von 24 Übertragungen × 12 Pins = 288 Bit:
  • 256 Datenbits plus
  • 16 Tag-/ECC-Bits werden von einem Array gespeichert, plus
  • 16 Bit für Datenbusinversion oder Link-ECC, nicht gespeichert.
• CAMM2 ^{[ 38 ]}

• Mikron
• Samsung
• Elpida
• Nanya wurde am 21. Oktober 2014 im Internetarchiv (Wayback Machine) archiviert.
• JEDEC-Seiten: LOW POWER DOUBLE DATA RATE 3 SDRAM (LPDDR3)